[发明专利]硬件设计的混合式并发及串行逻辑仿真

说明书

K·惠斯南特

C·巴赛尔

G·P·萨吉斯

相关申请

本申请要求于2010年3月4日提交并通过援引纳入于此的题为“MIXED CONCURRENT AND SERIAL LOGIC SIMULATION OF HARDWARE DESIGNS WITH BEHAVIORAL CHARACTERISTICS（对具有行为特性的硬件设计进行混合式并发及串行逻辑仿真）”的美国临时专利申请61/339,391的优先权。

发明背景

发明领域

本发明涉及逻辑仿真，且尤其涉及包括串行仿真引擎和并发仿真引擎的集成逻辑仿真器。

相关技术

逻辑仿真是电子电路的设计流程中的必要步骤。逻辑仿真通常借助于被称为逻辑仿真器的电子设计自动化（EDA）软件工具来执行，该逻辑仿真器处理通常以硬件描述语言（HDL）代码的形式提供的硬件设计。在将硬件设计交付给生产实际电子电路的物理实现阶段之前，硬件设计者执行大量的逻辑仿真来验证硬件设计遵循其规范。在典型的硬件设计流程中，伴随着设计过程一起执行功能验证过程以便使得生产出不遵循其规范的电路的风险最小化。逻辑仿真通常生成用户有兴趣观察的一组电路信号的波形作为其结果。用户可以分析并可视化所生成的波形以验证该硬件设计正确地工作。逻辑仿真器也支持对具有嵌入式断言的硬件设计的仿真，嵌入式断言使用电路信号的值来检测导致电路故障的条件。逻辑仿真器在仿真电路的同时评估此类断言，并将其违例报告给用户。基于这些违例报告，用户可以发现和修复硬件设计中的设计错误。

发明概述

提供了一种仿真通过硬件描述语言（HDL）规定的设计的方法。在该方法中，可运行集成逻辑仿真器。该集成逻辑仿真器可包括串行仿真引擎和并发仿真引擎。串行仿真引擎每次可执行一个仿真，而并发仿真引擎可执行多个并发仿真。使用计算机，可基于由HDL的执行模型定义的事件类来同步串行仿真引擎和并发仿真引擎的仿真。

该设计可划分成由该集成逻辑仿真器执行的两组模块。第一组模块可在串行仿真引擎上执行，而第二组模块可在并发仿真引擎上执行。在一个实施例中，该划分基于串行仿真引擎的能力和/或并发仿真引擎的能力来进行以达成期望水平的仿真性能。在另一实施例中，该划分可由用户手动执行。

该串行仿真引擎或并发仿真引擎中任一者可被指定为该集成逻辑仿真器的主仿真引擎，其中另一个仿真引擎则被指定为副仿真引擎。在一个实施例中，该串行仿真引擎是主仿真引擎而该并发仿真引擎是副仿真引擎。在另一个实施例中，该并发仿真引擎是主仿真引擎而该串行仿真引擎是副仿真引擎。主仿真引擎在同步点调用副仿真引擎。在一个实施例中，这些同步点在由HDL的执行模型定义的队列评估之前。在另一个实施例中，这些同步点在由HDL的执行模型定义的队列评估之后。

注意，进行设计划分可将设计层级纳入考虑。例如，在一个实施例中，第一模块正由副仿真引擎仿真意味着该设计层级内在该第一模块之下的更深处实例化的所有子模块也由该副仿真引擎来仿真。在另一实施例中，若（由副仿真引擎仿真的）第一模块实例化第二模块，则该第二模块可由主仿真引擎来仿真。

根据该方法，可将诸副仿真引擎模块中的某些变量标识为用于与主仿真引擎通信的接口变量。这些接口变量的值可被存储在串行仿真引擎和并发仿真引擎两者中。

可于在副仿真引擎中评估事件之前在同步点将接口变量值传递至副仿真引擎。在此传递期间，这些接口变量值可从主仿真引擎存储表示转译成副仿真引擎存储表示。在一个实施例中，仅发生改变的接口变量值在同步点被传递。

也可于在副仿真引擎中评估事件之后在同步点将接口变量值传递至主仿真引擎。在此传递期间，接口变量值可从副仿真引擎存储表示转译成主仿真引擎存储表示。在一个实施例中，仅发生改变的接口变量值在同步点被传递。

注意，执行模型中的同步点可通过行业标准应用编程接口来建立。示例性行业标准应用编程接口包括但不限于：编程语言接口（PLI）和验证规程接口（VPI）。在另一实施例中，同步点可通过专用接口来建立。

值得注意的是，副仿真引擎模块可由主仿真引擎中的桩模块表示。该桩模块包括用于相应的副仿真引擎模块的接口变量。桩模块不包括相应的副仿真引擎模块的HDL。