[发明专利]用于叠层集成电路的双面互连CMOS

说明书

技术领域

本公开一般涉及集成电路。尤其地，本公开涉及封装集成电路。

背景

叠层IC通过垂直堆叠管芯增强了器件功能性并减小了所占据的面积。在叠层IC中，第二管芯堆叠在第一管芯上，这允许构造扩展到三维（3D）。叠层IC允许具有更多数量组件的产品适应小的尺寸规格（form factor）。半导体管芯的组件密度是管芯中组件数目除以管芯面积。例如，在管芯上堆叠相同管芯使得同样面积中的组件数目近似增加一倍以使组件密度增加一倍。在将第二管芯堆叠在第一管芯上时，这两个管芯共享相同封装并通过该封装向外部器件通信。

可使用若干方法来堆叠管芯，包括堆叠封装（PoP）工艺以及穿硅堆叠（TSS）工艺。但是，在一些应用中，叠层IC的高度是受约束的。例如，超薄蜂窝电话可能不支持具有多个管芯的叠层IC。因此，需要降低叠层IC的厚度。

简要说明

根据本公开的一个方面，叠层集成电路包括第一层晶片。该叠层集成电路还包括延伸穿过该第一层晶片中的结以用于提供通过该第一层晶片的电连接性的第一延伸触点。该叠层集成电路还包括附连到该第一层晶片的第二层晶片。该第二层晶片包括电耦合到该第一延伸触点的电组件。

根据本公开的另一方面，制造叠层集成电路的方法包括打薄第一层晶片以暴露延伸穿过该第一层晶片的结的延伸触点。该延伸触点耦合到正面后端制程层。该方法还包括在打薄该第一层晶片后在该第一层晶片上沉积电介质。该方法还包括在该电介质上沉积反面后端制程层，该反面后端制程层耦合到该延伸触点。该方法还包括在沉积该后端制程层后将第二层晶片联结到该第一层晶片，以使得该第二层晶片上的电路通过该延伸触点耦合到该正面后端制程层。

根据本公开的另一方面，制造叠层集成电路的方法包括打薄第一层晶片以暴露延伸穿过该第一层晶片的源区和漏区中的至少一个的延伸触点的步骤。该延伸触点耦合到正面后端制程层。该方法还包括在打薄该第一层晶片后在该第一层晶片上沉积电介质的步骤。该方法还包括在该电介质上沉积反面后端制程层的步骤，该反面后端制程层耦合到该延伸触点。该方法还包括在沉积该后端制程层后将第二层晶片联结到该第一层晶片，以使得该第二层晶片上的电路通过该延伸触点耦合到该正面后端制程层的步骤。

根据本公开的另一方面，叠层集成电路包括在正面具有第一后端制程层并在反面具有第二后端制程层的第一层晶片。该叠层集成电路还包括用于通过所述第一层晶片的结将所述第一后端制程层耦合到所述第二后端制程层的装置。该叠层集成电路进一步包括在所述第一层晶片的所述反面上耦合到所述第二后端制程层的第一接触焊盘。该叠层集成电路还包括在正面具有第三后端制程层的第二层晶片。该叠层集成电路进一步包括在该第二层晶片的正面上、耦合到该第三后端制程层并耦合该第一接触焊盘的第二接触焊盘。该耦合装置将将该第三后端制程层耦合到该第一后端制程层。

前述内容已较宽泛地勾勒出本公开的特征和技术优势以力图使下面的详细描述可以被更好地理解。其他特征和优点将在此后描述，它们构成了本公开的权利要求的主题。本领域的技术人员应该领会，所公开的构思和具体实施例可容易地被用作改动或设计用于实施与本公开相同的目的的其他结构的基础。本领域的技术人员还应认识到，这样的等效构造并不脱离所附权利要求中所阐述的本公开的技术。被认为是本公开的特性的新颖特征在其组织和操作方法两方面连同进一步的目的和优点在结合附图来考虑以下描述时将被更好地理解。然而要清楚理解的是，提供每一幅附图均仅用于图解和描述目的，且无意作为对本公开的限定的定义。

附图简要描述

为了更全面地理解本公开，现在结合附图参阅以下描述。

图1是图解传统半导体管芯的截面图。

图2是图解根据一个实施例用于制造双面互连集成电路的示例性过程的流程图。

图3A-G是图解根据一个实施例的用于制造双面互连集成电路的示例性过程的截面图。

图4是示出其中可有利地采用一实施例的示例性无线通信系统的框图。

图5是图解根据一个实施例的用于半导体组件的电路、布局以及逻辑设计的设计工作站的框图。

详细描述

可用双面互连集成电路来实现降低叠层集成电路（IC）的高度。根据一个实施例，常规触点和延伸触点的组合是蚀刻在集成电路中的。常规触点允许耦合到集成电路的正面，而延伸触点允许耦合到集成电路的正面和反面。双面集成电路允许构造超薄叠层集成电路。此外，叠层IC中非常高密度的层对层连接也成为可能。