[发明专利]在通孔和刻蚀结构中形成并图案化共形绝缘层的方法

说明书

技术领域

本发明涉及一种用于在微电子、纳米电子、微机电系统(MEMS)、纳米机电系统(NEMS)、光学器件及其他类型的器件中的通孔和其它图案化的结构中提供共形的(conformal)电隔离的方法和设备。

背景技术

对将多个分立的电子器件组合在单个封装中的兴趣导致了用于提供穿过器件的衬底的电触点以允许对这些器件进行三维(3D)堆叠和互连的新方法的研发。不同于多芯片模块(其中器件并列放置且使用顶部表面触点之间的常规引线接合技术形成互连)，穿透衬底的通孔允许对分立器件进行3D堆叠，其中器件之间的电触点穿过衬底而形成。可将微处理器和存储器芯片组合在单个封装中，例如以减少两个分立元件所占据的空间。相对于使用引线接合或其它侧向互连方案互连的并列或侧向封装的器件来说，堆叠配置允许改善两个或更多个互连的器件之间的信号传输，并相应地减少功率消耗。此外，比起侧向封装器件和使用多个分立器件来说，多个器件的3D封装提供了减小的芯片封装，这是移动电话、上网本和其它要求紧凑的产品尺寸和长电池寿命的便携式电子设备的一个重要考量。

其中多个芯片堆叠到一起的系统级封装(System in Package，SiP)架构引导用于生成从衬底的前侧向后侧的互连的处理策略的研发。制造集成策略的一部分是研发用于生成穿过各个器件的衬底以及用作器件之间的中间层的插入机构(interposer)中的通孔的工艺。通孔的主要目的是允许形成传导塞的阵列以在堆叠芯片之间传递电信号。载流的传导塞必须与利用诸如硅的传导性衬底材料(其为电子器件的制造中使用最为广泛的衬底材料)的结构中的衬底绝缘。

发明内容

本发明解决了本领域中以高通量在刻蚀结构的侧壁上形成共形绝缘层的需求。在一个实施例中，本发明允许利用提供高刻蚀速率和扇贝形皱褶的侧壁的循环刻蚀工艺。在现有技术水平下，利用循环和非循环工艺以最小化侧壁粗糙度或扇贝形皱褶度以补偿随后沉积的绝缘层的不充分覆盖。为提供最小侧壁粗糙度而研发的刻蚀工艺典型地较慢，相应地具有较慢的通量。在一个实施例中，本发明利用以高刻蚀速率和相应的高产出通量为特征的刻蚀工艺。此外，本领域中现存的方法使用具有低共形度(conformality)的绝缘层，对于这样的绝缘层来说形成连续均匀的侧壁涂层很困难。在一个实施例中，本发明利用产生厚度均匀的连续膜的聚合物膜，并且能在无法用现有的绝缘体沉积技术均匀涂覆的刻蚀结构和高深宽比(aspect ratio)的通孔中产生这些涂层。

除了使用高通量刻蚀工艺和高度共形膜外，本发明实施例中的刻蚀结构还用于形成悬突(overhang)，以及从结构的对于后续处理不需要绝缘层的区域中去除共形地沉积的绝缘层，悬突使得(用于产生通孔或刻蚀结构的)同一掩膜图案能够保护该结构的若无悬突则将容易退化的区域。

在一个实施例中，本发明的工艺提供一种在制造半导体器件时使用的结构的侧壁上形成绝缘层的方法。在示范工艺中，提供一种方法，用于在带有掩膜的结构中生成预先形成的悬突，用于在结构的内部和掩膜的上方和下方沉积共形膜，以及用于从对于后续处理来说或在某些器件的器件结构中不需要膜的区域中去除共形膜的刻蚀工艺。类似的方法不能用于两种最常见的在半导体器件的制造中使用的绝缘体(即二氧化硅和氮化硅)，因为利用这些膜的膜覆盖的共形度(conformality)不好，并且缺乏用于从复杂的三维结构中选择性地去除这些材料的工艺。

在一个实施例中，本发明提供用于在刻蚀侧壁上共形地产生沉积的绝缘层的方法，对于刻蚀侧壁来说，大大降低或消除了通孔的刻蚀工艺中在通孔的侧壁上生成低粗糙度的制约。目前使用的方法例如氧化硅层严格贴合侧壁内的在硅中刻蚀通孔的工艺中生成的轮廓。聚对二甲苯涂层以及其它能以高度共形的方式沉积的材料的使用倾向于降低由典型刻蚀工艺产生的粗糙度并允许利用十分积极的刻蚀条件，以相对于不具备和共形膜一样的降低侧壁粗糙度的倾向的绝缘材料来降低加工成本。对于生成粗糙侧壁的工艺，典型的硅刻蚀速率可超过20um/分钟，而对于生成光滑侧壁的工艺，＜5um/分钟。在一个实施例中，本发明的工艺允许但不限于使用更高刻蚀速度的工艺以最大化通量并降低利用本发明的工艺的工艺流中的制造成本。

本发明的工艺的实施例中使用高刻蚀速率工艺的灵活性供引入用于将绝缘层机械锚定到衬底侧壁上以及将传导膜和塞机械锚定到绝缘层上的方式，以克服存在的以下局限：材料的膨胀系数的差异的效应、使用本发明的技术制造的结构中的膜之间的粘附较差以及可能由本发明的工艺之后的器件制造步骤引起的膜性质的改变。