[发明专利]具有改进的稳定性和减小的位单元大小的低功率5T SRAM

说明书

技术领域

所揭示的实施例针对静态随机存取存储器(SRAM)单元。更特定来说，示范性实施例针对5晶体管(5T)SRAM单元的低功率、高稳定性且较小布局大小架构。

背景技术

SRAM常规上用于其中速度和低功率为考虑因素的应用中。SRAM单元较快且不需要动态更新，如在动态随机存取存储器(DRAM)单元的情况中就是如此。常规SRAM单元的结构包括两个交叉耦合反相器，其常规上由四个互补金属氧化物半导体(CMOS)晶体管形成。交叉耦合反相器形成基本存储元件，其具有表示互补二进制值“0”和“1”的两个稳定状态。称为“存取晶体管”的两个额外晶体管用以控制读取和写入操作期间对存储元件的存取。因此，常规SRAM单元架构涉及六个晶体管，且一般称为6T SRAM单元。

图1说明常规6T SRAM单元100。存储元件包括晶体管M1到M4。通过将字线WL驱动到正电源电压VDD来起始单元100上的写入操作。存取晶体管M5和M6将互补位线上的值写入到存储元件中。在读取操作中，互补位线均预充电到预先定义的值，所述值常规上为VDD。一旦字线被激活，存储在存储元件中的互补值就作用以将位线中的一者放电，同时位线中的另一者维持在预充电电压。读出放大器(未图示)将经放电位线上的值快速驱动到接地电压VSS且相应地将互补位线驱动到VDD。

归因于工艺变化，存取晶体管M5和M6上的阈值电压可失配，这可导致存储元件的互补节点的一者上的值不能正确地传送到互补位线中的一者。在此情况下，有可能被如此抑制传送的值可驱动交叉耦合的反相器以将其状态改变为伪值。此问题一般称为读取不稳定性。

类似地，有可能存取晶体管上的高阈值电压可使得难以在写入操作中将位线上的值驱动到存储元件上。在此类情况下，称为SRAM单元的可写入性较低。将认识到，这些和其它问题与常规6T SRAM架构相关联。

过去已开发出5T SRAM架构，以便克服与6T SRAM结构相关联的一些缺点。一般来说，5T SRAM单元包括单一位线和存取晶体管，与6T SRAM单元中特征为的互补位线对和两个存取晶体管形成对比。举例来说，5T SRAM结构已在西普·阙安(Hiep Tran)“5TSRAM和6T双端口RAM单元阵列的论证(Demonstration of 5T SRAM and 6T dual-port RAM cell arrays)”(1996年，IEEE VLS1电路专题讨论会文摘，第68到69页)(下文中称为“阙安”)中呈现，其全文并入本文中。

图2说明根据阙安的包括5T SRAM单元的存储器阵列。参看图2，通过将字线WL₀到WL_n中的一者驱动为高(即，正电源电压，VDD)来起始读取操作。将写入启用WE驱动为低(即，接地，VSS)，这又将WEX驱动为高，从而接通晶体管M_nS。这致使经由通过晶体管M_nS将晶体管M1的源极端子驱动为低。在写入操作期间，再次，字线中的一者为高。在此情况下，写入启用WE为高，且WEX为低，从而致使M_nS断开，且晶体管M1的源极端子连接到电容器C_src。

基于以上论述，将了解，阙安的SRAM电路在SRAM阵列的每列不得不具有额外晶体管(例如，M_nS和用于产生信号WEX的反相器)和电容器(C_src)。由于C_src连接到同一列中的所有单元的晶体管M1，所以5T SRAM的存储元件的可写入性和稳定性对C_src的电容敏感。此外，此额外电容致使对单元的写入时间降级，从而导致阙安的5T SRAM电路比常规6T SRAM结构慢。

针对5T SRAM结构的另一参考为因格瓦·卡尔森(Ingvar Carlson)等人的“用于嵌入式高速缓冲存储器的高密度低泄漏5T SRAM(A high density，low leakage,5T SRAM for embedded caches)”(2004年9月，IEEE ESSCIRC，第215到218页)(下文称为“卡尔森”)，其全文以引用的方式并入本文中。图3说明由卡尔森在180nm技术中提出的5T SRAM结构，卡尔森试图通过将位线BL预充电到预充电电压V_pc来克服可写入性和读取不稳定性的问题，其中V_pc的值在正电源电压与接地(VDD与VSS)之间。