[发明专利]用于电子设计自动化的单元延迟改变的建模

说明书

技术领域

本发明涉及电子设计自动化和对例如由于为了性能优化而实施集成电路设计的单元的改变所产生的延迟改变建模。

背景技术

一种用于EDA支持的设计的方式是基于使用计算机系统作为电路元件的网表来定义集成电路。也提供单元库，该单元库指定可用于在使用网表中的电路元件的给定技术的物理实施中使用的单元的特性。库中的条目包括版图数据、比如延迟模型和功率模型这样的性能数据以及其它支持信息。为了实施网表，从库中选择单元，将单元布局于版图空间中，并且限定在单元之间互连。选择单元、布局单元和限定在单元之间互连可以称为布局和布线。布局和布线程序的结果是版图文件，该版图文件指定单元的部件的形状和位置以及将向集成电路中制作的单元的互连。

单元库具有电路元件的有限数目的选择。向库添加单元成本高，因为为了可制造性和其它因素而预先限制库中的每个单元的资格。

小的版图改变、比如晶体管栅极长度增加可以用来优化集成电路性能、比如减小泄漏功率等(参见Lawrence T.Clark等人的″Managing Standby and Active Mode Leakage Power in Deep Sub-micron Design，″ISLPED 2004，Proceedings of the 2004International Symposium on Low Power Electronics and Design，2004年8月9-11日)。

已经提出并且在VLSI设计中使用具有在标称以上的栅极长度的晶体管以减小有源模式泄漏功率(即运行期泄漏)。参见Puneet Gupta等人的″Selective gate-length biasing for cost-effective runtime leakage control，″Proceedings of the 41st Design Automation Conference，2004(Gupta 1)；Shekhar Borkar等人的″Parameter variations and impact on circuits and microarchitecture″Proceeding of the Design Automation Conference，2003年6月2-6日；Qian Ying Tang 等人的″Phenomenological model for gate length bias dependent inverter delay change with emphasis on library characterization，″ISQED 2009，Quality of Electronic Design，2009年3月16-18日；以及Puneet Gupta等人的″Gate-length biasing for runtime-leakage control，″IEEE Transactions on Computer-Aided Design of Integrated Circuits and Systems，vol.25，Issue 8，2006年8月(Gupta 2)。

可以在单元级别或者在晶体管级别实施栅极长度偏置。参见Tang；Gupta 2；Saumil Shah等人的″Standard cell library optimization for leakage reduction，″Design Automation Conference，2006 43rdACM/IEEE；以及Lawrence T.Clark等人的″Managing Standby and Active Mode Leakage Power in Deep Sub-micron Design，″ISLPED 2004，Proceedings of the 2004 International Symposium on Low Power Electronics and Design，2004年8月9-11日。然后利用所得更低性能、更低泄漏的标准单元变体以替换在具有正时序松弛的设计路径上的尽可能多的单元实例(Gupta 2)。