[发明专利]电子电路

说明书

技术领域

本发明涉及逆变器电路（inverter circuit) 、变换器电路（converter circuit）等的电子电路。

背景技术

MOSFET（Metal－Oxide－Semiconductor Field Effect Transistor：金属氧化物半导体场效应管）作为逆变器电路、变换器电路等的电子电路的开关元件来使用。在MOSFET中寄生有作为双极性器件的PN结二极管（体二极管）。在使用MOSFET的电子电路中，当电流流过寄生于MOSFET的PN结二极管（体二极管）时，器件特性有可能恶化。具体地讲，当电流流过PN结二极管时，在MOSFET中存在结晶缺陷部的情况下，电子和空穴在结晶缺陷部进行再结合，结晶缺陷部有可能扩大。

特别是，由以SiC为主的半导体材料制作的SiCMOSFET中，当电流流过PN结二极管时，产生正向恶化。更具体地讲，已知在SiC半导体结晶中存在被称为基面位错（BPD：Basal Plane Dislocation）的结晶缺陷。BPD中的结晶结构与其它部分的结晶结构不同，该结晶的能带隙比SiC半导体本来的能带隙更小。因此，BPD易于成为电子和空穴的再结合中心。因此，当正向电流流过PN结部时，BPD扩大，成为面缺陷（堆垛层错（stacking fault））。由此，SiCMOSFET的导通电阻增大。

因此，为了防止电流流过PN结二极管，建议将工作电压比PN结二极管低的肖特基势垒二极管（Schottky Barrier Diode）与PN结二极管并联连接的电路结构。

专利文献1 ：日本特开2006－310790号公报

但是，在采用了并联连接肖特基势垒二极管的电路结构的情况下，也产生电流流过PN结二极管的现象。本申请的发明者发现了该现象起因于通过肖特基势垒二极管的电流路径的寄生电感而发生。即，当电流流过肖特基势垒二极管时，由通过肖特基势垒二极管的电流路径的寄生电感而产生反电动势。当该反电动势达到与肖特基势垒二极管并联连接的PN结二极管的正向起始电压时，电流流过该PN结二极管。

发明内容

本发明的目的在于，提供一种能抑制电流流过双极性器件的电子电路。

该发明提供一种电子电路，其包含：双极性器件；与所述双极性器件并联地连接的单极性器件；与所述双极性器件及单极性器件连接的输出线。而且，所述单极性器件和所述输出线之间的电感比所述双极性器件和所述输出线之间的电感小。

本发明中上述的、或者进一步的其它目的、特征及效果通过参照附图进行如下叙述的实施方式的说明变得更加清楚。 

附图说明

图1是表示涉及本发明第一实施方式的逆变器电路的电气电路图；

图2是表示图1的模块的内部结构的图解的平面图；

图3是表示图2的封装的内部结构的图解的侧面图；

图4是表示涉及本发明第二实施方式的逆变器电路的电气电路图；

图5是表示涉及本发明第三实施方式的逆变器电路的电气电路图；

图6是表示涉及本发明第四实施方式的逆变器电路的电气电路图；

图7是表示涉及本发明第五实施方式的变换器电路的电气电路图；

图8是表示涉及本发明第六实施方式的变换器电路的电气电路图。

具体实施方式

该发明的一实施方式提供一种包含双极性器件、与所述双极性器件并联地连接的单极性器件、以及与所述双极性器件及单极性器件连接的输出线的电子电路。所述单极性器件和所述输出线之间的电感比所述双极性器件和所述输出线之间的电感小。双极性器件也可以是PN结二极管。另外，单极性器件也可以是肖特基势垒二极管。

双极性器件和输出线的连接方式也可以是下面的第一连接方式或第二连接方式的任一种。在第一连接方式中，双极性器件通过连接线与单极性器件连接，单极性器件通过其它的连接线与输出线连接。在第二连接方式中，双极性器件不与单极性器件连接，而与输出线连接。即，双极性器件及单极性器件通过个别的连接线分别与输出线连接。