[发明专利]电路板及其制造方法

说明书

技术领域

本发明涉及一种在芯绝缘层的至少一侧交替地层叠了导体层和层间绝缘层的电路板及其制造方法。

背景技术

在专利文献1中公开了一种电路板，该电路板具有通孔内填充镀膜而成的通孔导体以及通路孔内填充镀膜而成的通路孔导体。这些通孔导体与通路孔导体在正上方(Z方向)堆叠。

专利文献1：日本特开2001-210952号公报

发明内容

发明要解决的问题

在专利文献1所述的电路板中，认为硬导体(金属)不均匀分布，对于落下冲击等从外部瞬间施加的应力的承受力差。

本发明是鉴于这种情况而完成的，目的在于容易地制造具有良好的电特性的电路板。

用于解决问题的方案

本发明的第一观点所涉及的电路板在芯绝缘层的至少一侧交替地层叠了导体层和层间绝缘层，上述芯绝缘层和上述层间绝缘层分别具有孔内填充镀膜而成的连接导体，上述芯绝缘层的上述连接导体和上述层间绝缘层的上述连接导体堆叠，在上述芯绝缘层上和上述层间绝缘层上分别形成有上述连接导体的连接盘，该连接导体的连接盘包括金属箔以及形成在上述金属箔上的镀膜，构成上述芯绝缘层上的上述连接盘的上述金属箔至少比构成上述芯绝缘层上的上述层间绝缘层上的上述连接盘的上述金属箔厚。

本发明的第二观点所涉及的电路板的制造方法包括以下步骤：在芯绝缘层上形成金属箔；在上述芯绝缘层中形成孔；对上述芯绝缘层的上述孔填充镀膜；在上述芯绝缘层的至少一侧形成层间绝缘层；在上述层间绝缘层上形成比上述芯绝缘层上的上述金属箔薄的金属箔；以与上述芯绝缘层的上述孔重叠的方式在上述层间绝缘层中形成孔；以及对上述层间绝缘层的上述孔填充镀膜。

发明的效果

根据本发明，能够容易地制造具有良好的电特性的电路板。

附图说明

图1是本发明的实施方式所涉及的电路板的截面图。

图2是本发明的实施方式所涉及的电路板的俯视图。

图3是放大表示填充堆叠体的一部分的图。

图4A是表示构成芯绝缘层上的连接盘的金属箔与通路孔的尺寸的关系的图。

图4B是表示构成芯绝缘层上的层间绝缘层上的连接盘的金属箔与通路孔的尺寸的关系的图。

图5是表示对施加于6层、8层以及10层的电路板的应力进行模拟得到的结果的曲线图。

图6是表示对施加于6层、8层以及10层的电路板的应力进行模拟得到的结果的图表。

图7是表示对8层品、10层品的各层中的裂纹占有率进行模拟得到的结果的图表。

图8是表示本发明的实施方式所涉及的电路板的制造方法的流程图。

图9A是用于说明准备芯基板的第一工序的图。

图9B是用于说明图9A的工序的后续的第二工序的图。

图9C是用于说明图9B的工序的后续的第三工序的图。

图9D是用于说明图9C的工序的后续的第四工序的图。

图10A是用于说明在芯基板的两侧形成绝缘层和金属箔的工序的图。

图10B是用于说明在图10A的工序之后形成通路孔的工序的图。

图10C是用于说明图10B的工序的后续的镀处理工序的图。

图10D是用于说明图10C的工序的后续的图案形成工序的图。

图11是用于说明图10D的工序之后在芯基板的两侧进行积层的工序的图。

图12是用于说明图11的工序之后在芯基板的两侧形成绝缘层和金属箔的工序的图。

图13A是用于说明图12的工序之后形成通路孔和通孔的工序的图。

图13B是用于说明图13A的工序的后续的镀处理工序的图。

图14A是表示填充堆叠体中的芯基板的填充导体与堆叠在其第二面上的填充导体的位置关系的第一其它例的图。

图14B是表示填充堆叠体中的芯基板的填充导体与堆叠在其第二面上的填充导体的位置关系的第二其它例的图。

图14C是表示填充堆叠体中的芯基板的填充导体与堆叠在其第二面上的填充导体的位置关系的第三其它例的图。

图15A是表示填充堆叠体中的芯基板的填充导体与堆叠在其第一面上的填充导体的位置关系的第一其它例的图。

图15B是表示填充堆叠体中的芯基板的填充导体与堆叠在其第一面上的填充导体的位置关系的第二其它例的图。