[发明专利]经由存储器的误差信号训练存储器信号的方法和装置

说明书

技术领域

本发明的实施例通常涉及存储器控制器的领域。更具体地说，本发明的实施例涉及用于经由来自存储器的命令-地址(C/A)奇偶校验误差信号来训练C/A存储器信号的方法和装置。

背景技术

在计算机系统的典型的存储器系统中，存储器控制器有利于计算机系统中存储器模块的访问。存储器模块可以包括一个或多个存储器。这些一个或多个存储器也叫做排列（rank）。存储器控制器将包括地址信号、控制信号、时钟信号等等的大量的信号传送到排列，以从排列访问数据或将数据发送到排列。为了将正确数据发送到排列并且从排列接收正确的数据，存储器控制器相对于时钟信号训练(修改)命令-地址(C/A)信号。

典型地，存储器控制器通过相对于时钟信号将特定C/A信号传送到排列并然后分析来自每个排列的响应，以查明排列是否正确地接收特定C/A信号，从而来训练C/A信号。在有来自排列的成功/正确响应时，存储器控制器相对于时钟信号延迟特定C/A信号的相位并接着将具有延迟的相位的延迟的特定C/A信号重新传送到排列。存储器控制器接着分析来自排列的响应，以查明排列是否正确地接收到延迟的特定C/A信号。如果没有接收到从排列到存储器控制器的响应(或是接受到不正确的响应)，则存储器模块转变至导致非功能存储器模块的未知状态(不确定状态)。

在存储器控制器和具有排列的存储器模块之间的双倍数据率3(DDR3)存储器接口的情况下，通过电子设备工程联合委员会(JEDEC)标准化的初始化过程将存储器模块的未知状态转化为已知状态。JEDEC标准化的初始化过程导致重置存储器。

JEDEC标准化的初始化过程是费时的过程，所述过程花费若干毫秒用于存储器控制器将存储器模块恢复到已知功能状态。由于用户的计算要求正变得更加密集使用存储器，存储器系统中的任何误差，例如由C/A信号(其具有导致从存储器模块到存储器控制器的访问不正确数据的相对于时钟信号的相位)引起的误差，导致因基于DDR3的存储器接口所要求的费时的JEDEC标准化的初始化过程引起的时间损失。此外，因为对存储器系统的更快的引导的需求正在增加，这样的误差可以导致如在基于DDR3的存储器接口中所经历的引导时间的无法忍受的延长。

附图说明

根据下面给出的详细的描述并且根据本发明的各个实施例的附图将更充分地理解本发明的实施例，然而，本发明的各种实施例不应理解为将本发明限制到特定实施例，而是仅用于解释和理解。

图1是根据本发明的一个实施例的、包括可操作以经由误差信号训练命令-地址(C/A)信号的存储器控制器以及耦合到存储器控制器的存储器模块的存储器系统。

图2是根据本发明的一个实施例的、可操作以经由误差信号训练C/A信号的存储器控制器。

图3示出了根据本发明的一个实施例的、用于相对于时钟信号训练C/A信号的奇偶校验误差信号的响应。

图4是根据本发明的一个实施例的、用于响应于来自存储器模块的误差信号训练C/A信号的高层方法流程图。

图5A是根据本发明的一个实施例的、用于响应于来自存储器模块的误差信号训练C/A信号的详细方法流程图。

图5B是根据本发明的一个实施例的、用于为具有多个排列的存储器模块训练C/A信号的另一个流程图。

图6是根据本发明的一个实施例的、实现用于响应于来自存储器模块的误差信号训练C/A信号的方法的计算机系统。

具体实施方式

本发明的实施例涉及用于经由存储器的误差信号训练存储器信号的方法和装置。

在一个实施例中，存储器是具有一个或多个存储器的存储器模块的一部分。在一个实施例中，存储器信号是命令-地址(C/A)信号并且对应的误差信号是奇偶校验误差信号。在一个实施例中，奇偶校验误差信号的电压电平指示在存储器模块中是否存在误差，该误差要求重新训练C/A信号以解决误差而无需启动JEDEC标准化的初始化过程。在本发明的一个实施例中，存储器模块包括同步动态随机存取存储器(SDRAM)、动态随机存取存储器(DRAM)、RAMBUS动态随机存取存储器(RDRAM)、双倍数据率四SDRAM(DDR4)、以及任何其他类型的随机存取存储器设备。