[发明专利]用于动态存储器终止的方法和设备

说明书

发明领域

本发明的实施例一般涉及存储器的领域。更具体，本发明的实施例涉及用于响应于终止信号电平在对于存储器的存储器输入-输出（I/O）接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。

背景

在计算机系统的典型存储器系统中，存储器控制器帮助计算机系统中存储器模块的存取。存储器模块可包括被称为列（rank）的一个或多个存储器。存储器控制器经由输入-输出（I/O）接口和传输线与存储器模块的列通信。I/O接口存在于存储器控制器端和存储器模块端。存储器控制器经由其I/O接口向列发送很多信号，包括地址信号、控制信号、时钟信号等，以从列访问数据或向列发送数据。

为了列和存储器控制器之间的正确通信，在存储器控制器和/或列的I/O接口上设置终止阻抗。术语正确通信在本文中指的是在存储器模块和存储器控制器之间发送和/或接收预期数据，其中预期数据满足性能规范，例如，时序、电压余量、信号完整性等。终止阻抗的值确定在存储器控制器和列之间通信的信号质量。

通常，在由存储器控制器发起的存储器存取（例如，存储器读）期间，列处I/O接口的终止阻抗被设置成一值，该值用于降低列和存储器控制器之间通信的信号上的噪声。对于双数据率3（DDR3）I/O接口，存储器控制器仅操作上用于正被存取的列的DDR3I/O接口上的终止阻抗设置为单个有限终止值。未被存取的列的DDR3I/O接口的终止阻抗被设置为高阻抗值（通过使终止器件三态化导致的无限阻抗）作为默认终止阻抗值。

使DDR3I/O接口的默认终止阻抗值为高阻抗值的一个原因是节省功耗。规范要求DDR3I/O接口具有中间抽头终止方案，该方案具有连接到电源节点的上拉终止电阻器和连接到接地供电节点的下拉终止电阻器。这一中间抽头终止方案提供从电源节点经由下拉终止电阻器和上拉终止电阻器至接地节点的电路径。当启用中间抽头终止方案时，该电路径是功耗源。

为了在列上没有存储器存取时减少DDR3I/O接口上的功耗，列的终止阻抗保持为默认的高阻抗值。这种高终止阻抗（即，无限阻抗）减少在存储器控制器和其它活动列之间通信的读取信号上的时序和电压余量。随着对较高速的存储器I/O接口的要求不断增加，例如，1600-3200百万次传输/秒（MT/s）的DDR3I/O接口速度与双数据率4（DDR4）I/O接口的800-1600MT/s，默认的高终止阻抗值降低存储器系统的性能。

附图简述

从以下给出的详细描述并从本发明的各实施例的附图，可更全面地理解本发明的实施例，然而它们不应该被理解为将本发明限于特定实施例，而是仅用于解释和理解。

图1是根据本发明的一个实施例的包括存储器控制器和存储器模块的存储器系统，用于向存储器模块内的列动态提供有限终止阻抗设置。

图2A是根据本发明的一个实施例的用于向列动态提供有限终止阻抗设置的存储器控制器。

图2B是根据本发明的一个实施例的用于向存储器列的管芯上终止单元动态提供有限终止阻抗设置的存储器列。

图3是根据本发明的一个实施例的用于向存储器列动态提供有限终止阻抗设置的流程图。

图4是根据本发明的一个实施例的用于实现向存储器列提供动态存储器终止阻抗设置的方法的计算机系统。

详细描述

本发明的实施例涉及用于响应于终止信号电平在对于存储器的存储器输入-输出（I/O）接口的一个或多个有限终止阻抗值设置之间动态切换的方法和设备。

在一个实施例中，存储器控制器从寄存器读取第一有限阻抗值设置并将该值设置分配给未被存取的存储器列之一的终止单元。与当没有存储器存取时将列的高阻抗终止值作为默认值（如双数据率3（DDR3）I/O接口的情形）相反，在本文的实施例中，将第一可编程的有限阻抗值设置分配给未被存取的列的终止单元。在一个实施例中，当终止信号电平置位时，第二终止阻抗值设置被分配给被存取的列。在本文讨论的实施例中，第一和第二终止阻抗值是可编程的。

在一个实施例中，当存储器控制器发起从列之一的存储器存取，其数据被存取的列的终止单元被配置成具有第二终止阻抗值。在这一实施例中，当终止信号电平置位时，被访问的列的终止单元操作上用于将其终止阻抗值设置从第一有限可编程终止阻抗值设置转变为第二终止阻抗值设置。如下所讨论的，终止信号是管芯上的终止信号。