[发明专利]半导体装置及数据处理系统

说明书

技术领域

本发明涉及用于控制DDR(Double Data Rate，双倍数据速率)型的SDRAM(Synchronous Dynamic Random Access Memory，同步动态随机存取存储器)即DDR-SDRAM的存储器控制技术，特别涉及刷新命令和校准命令的发出控制技术，涉及应用于具有例如DDR-SDRA的存储器控制电路的微型计算机有效的技术。

背景技术

DDR-SDRAM采用下述的动态片内终结器(Dynamic On Die Termination)：需要在累积电容的电荷信息泄露而产生数据反转之前使存储信息再现的刷新工作，且通过在数据系统的外部接口电路设置终端电阻，从而容易地抑制在器件端的信号反射而确保高速数据传输所需的波形品质。由此产生的电阻值能选择。由动态片内终结器(也简称作动态ODT)能选择的电阻值必须考虑电阻的温度特性、电源电压地决定，因此，可能要进行用于校正动态ODT的电阻值的校准工作。

在专利文献1中记载有存储器控制器，该存储器控制器发出指示用于校正动态ODT的电阻值的校准工作的命令。

在专利文献2中记载有DDR-SDRAM的由动态ODT进行的校准电路、校正电路。

专利文献1：日本特开2008-48384号公报

专利文献2：日本特开2009-284265号公报

发明内容

在用于校正动态ODT的电阻值的校准工作中，DDR-SDRSAM不能接受访问命令。刷新工作中同样不能接受访问命令。刷新工作必须以在规定时间内将存储器单元阵列内的所有存储器单元巡回一圈的方式进行。另外，为了维持信号品质，校准工作也需要每规定时间反复进行。存储器控制电路每规定的刷新间隔向DDR-SDRAM发出用于指示刷新工作的刷新命令，并且，每规定的校准间隔向DDR-SDRAM发出用于指示校准工作的校准命令。

由于校准工作及刷新工作需要比较长的时间，因此，当双方连续时，访问命令的发出等待时间变长。在以往的针对DDR-SDSRAM的存储器控制技术中，并未对以使刷新命令的发出和校准命令的发出不连续地进行定时控制的方法进行深入研究。

本发明的目的在于提供使刷新命令的发出和校准命令的发出不连续的存储器控制技术。

本发明的上述以及其他目的和新的特征由本说明书的记述及附图可知。

在本申请中公开的发明的代表性的技术方案的概要简单说明如下所述。

即，在发出用于以设定的刷新周期为基准而请求刷新工作的刷新命令、发出用于以设定的校准周期为基准而请求校准工作的校准命令的存储器控制电路中，采用下述控制功能：抑制在发出刷新命令后规定时间内就发出校准命令，抑制在发出校准命令后规定时间内就发出刷新命令。

由本申请中公开的发明的代表性的技术方案得到的效果简单说明如下所述。

即，能以使刷新命令的发出和校准命令的发出不连续的方式进行存储器控制。

附图说明

图1是本发明的一实施方式的数据处理系统的框图。

图2是校准命令(ZQCS命令)的说明图

图3是刷新命令(REF命令)的说明图。

图4是作为SDRAM控制器和SDRAM的连接形态而采用将2个SDRAM的数据输入输出端子与SDRAM控制器的相对应的数据输入输出端子共通连接的结构的数据处理系统的框图。

图5是采用将2个SDRAM的数据输入输出端子分为SDRAM控制器的上位侧数据输入输出端子和下位侧数据输入输出端子、关于同一数据选通信号也相对于2个SDRAM在上位侧和下位侧分别连接而使2个SDRAM并行工作的连接形态的数据处理系统的框图。

图6是表示SDRAM控制器的具体例的框图。

图7是例示SDRAM控制器发出刷新命令及校准命令的发出定时的时序图。

图8是相对于图7未进行上述抑止期间的控制的情况下的比较例的时序图。

图9是使用刷新命令的自动刷新的整体的控制流程图。

图10是先行刷新工作的控制流程图。

图11是强制刷新工作的控制流程图。

图12是紧急刷新工作的控制流程图。

图13是使用校准命令的自动校准的整体的控制流程图。

图14是通常校准工作的控制流程图。

图15是紧急校准工作的控制流程图。

图16是进行通常校准工作的情况下的工作时序图。

图17是进行紧急校准情况下的工作时序图。