[发明专利]存储器件的柱结构以及方法

权利要求书

1.一种形成存储器件的柱结构的方法，包括：

提供具有表面区域的半导体基板；

形成第一介电层覆盖所述半导体基板的表面区域；

形成第一布线结构覆盖所述第一介电层，所述第一布线结构至少包括第一导电材料；

形成第二介电材料覆盖所述第一布线结构；

形成平坦化的第二介电层表面，暴露第一布线结构表面；

形成底层金属阻挡材料覆盖包括所述第一布线结构表面的所述第二介电层表面，所述底层金属阻挡形成与所述第一布线结构的金属与金属接触；

沉积接触材料覆盖所述底层金属阻挡材料；

沉积开关材料覆盖所述接触材料；

沉积导电材料覆盖所述开关材料；

沉积顶层阻挡材料覆盖所述导电材料；

执行图案化和蚀刻工艺，以至少由所述底层金属阻挡材料、所述接触材料、所述开关材料、所述导电材料以及所述顶层阻挡材料形成多个柱结构；

沉积第三介电材料至少覆盖所述多个柱结构，所述第三介电材料具有非平坦表面区域；

平坦化所述第三介电材料，暴露所述柱结构的表面区域，所述柱结构的表面区域包括所述顶层阻挡材料的表面区域；以及

形成顶层布线结构至少覆盖所述柱结构的暴露的表面区域，所述顶层布线结构至少包括第二导电材料。

2.如权利要求1所述的方法，其中，所述多个柱结构的每一个与所述第一布线结构对齐，以保持与所述第一布线结构的金属与金属接触。

3.如权利要求1所述的方法，其中，在所述底层金属阻挡材料保持与所述第一布线结构的金属与金属接触的同时，所述多个柱结构的每一个与所述第一布线结构不对齐。

4.如权利要求1所述的方法，其中，所述半导体基板包括在其上形成的一个或多个COMS器件，所述一个或多个CMOS器件被操作为耦接到所述存储器件。

5.如权利要求1所述的方法，其中，所述第一布线结构和所述第二布线结构的每一个均至少包括钨、铝、铜或掺杂的半导体材料。

6.如权利要求1所述的方法，其中，所述第二介电材料包括氧化硅、氮化硅或组合。

7.如权利要求1所述的方法，其中，所述底层金属阻挡材料和所述顶层接触材料的每一个均包括粘合材料，所述粘合材料择自：钛、氮化钛、钽、氮化钽、钨、以及氮化钨或这些材料的组合。

8.如权利要求7所述的方法，其中，所述底层金属阻挡材料包括厚度范围从约5纳米到约100纳米的氮化钛或氮化钨。

9.如权利要求7所述的方法，其中，所述底层金属阻挡材料包括厚度范围从约10纳米到约35纳米的氮化钛或氮化钨。

10.如权利要求7所述的方法，其中，所述顶层阻挡材料包括厚度范围从约5纳米到约100纳米的氮化钛或氮化钨。

11.如权利要求1所述的方法，其中，所述接触材料包括多晶硅材料。

12.如权利要求11所述的方法，其中，所述多晶硅材料具有重p掺杂杂质特征，所述p掺杂杂质特征是由原子浓度范围从约1E18每立方厘米到约1E22每立方厘米的含硼物提供的。

13.如权利要求11所述的方法，其中，所述多晶硅材料是使用温度范围从约320摄氏度到约550摄氏度的等离子体增强化学沉积工艺沉积的。

14.如权利要求11所述的方法，其中，所述多晶硅材料是使用温度范围从约350摄氏度到约450摄氏度的低压化学沉积工艺沉积的。

15.如权利要求11所述的方法，其中，所述多晶硅材料具有从约10纳米到约100纳米的厚度范围。

16.如权利要求1所述的方法，其中，所述接触材料包括p+多晶硅锗材料。

17.如权利要求1所述的方法，其中，所述开关材料包括具有本征半导体特征的非晶硅材料。

18.如权利要求17所述的方法，其中，所述非晶硅材料是使用温度范围从约360摄氏度到约420摄氏度的等离子体增强化学沉积工艺或低压化学沉积工艺形成的。

19.如权利要求17所述的方法，其中，所述非晶硅材料具有从约10纳米到约100纳米的厚度范围。