[发明专利]多层衬底结构及其制造方法

说明书

技术领域

一般来说，本发明涉及半导体制造技术。特别地，但不排他地，本发明涉及包含若干空腔结构的多层晶片衬底。

背景技术

现在绝缘体上的硅（silicon on insulator）（SOI）晶片常用于半导体行业中。SOI晶片的制造可以包括将两个硅晶片结合在一起，其中要结合的一个或两个晶片可首先被氧化。在结合后，其中一个结合的晶片可以减薄至期望的厚度。但是，如使用这种晶片的MEMS（微机电系统）结构的制造是具有挑战性的。在很多情况下，SOI层下的氧化物被用作牺牲层以形成有源层下面的空腔。这对MEMS设计产生限制，因为空腔的深度基本上局限于埋入氧化物的厚度，通常只有几微米。同样埋入氧化物的蚀刻速度可能对图案的形状和大小造成变化而有所不同。

相反，例如通过使用带预蚀刻空腔（CSOI，空腔-SOI）的SOI晶片，空腔的形状和大小可以通过限制使用的光刻图案化方法来限定。这使得能够制作更复杂的图案，以及比单纯埋入氧化蚀刻的空腔更深。一般地在MEMS制造中CSOI晶片的使用为MEMS设计师提供了更多自由。

尽管有各种好处，例如CSOI晶片能够提供超过传统的已有技术解决方案，仍然存在一些问题。比如，在释放蚀刻期间与在CSOI晶片产生期望的MEMS结构有关，这可能通过应用如电感耦合等离子体（ICP）蚀刻或其它合适的释放蚀刻法获得，在渗透活性层后可以容易地继续蚀刻至底层材料，例如晶片下面的硅表面。在最坏的情况下，该材料的额外的、不希望的去除可能引起相关晶片/装置的破损。此外，在所述空腔的底部上蚀刻，可能导致空腔容积内寄生电容和不受控制的改变的增加。

相关的情况可见于图1的显微镜图，其中各向异性蚀刻已用于蚀刻带空腔104的MEMS结构102。然而，在结构的底部已明显发生了不期望的过度蚀刻至底层晶片材料106。较宽的图案比较窄的图案蚀刻更快，这会导致在窄结构释放之前，在较宽结构下的空腔的底部开始蚀刻有时很长。即使具有均匀图案，估计穿透有源层所需时间是困难的，因为在晶片中心和边缘部分之间的蚀刻速度可能变化。因此，往往在估计的蚀刻时间中添加额外的一段时间以确保在所有区域中结构的产生（release），这导致蚀刻发生在空腔的底部，在图中清晰可见。在空腔底部的蚀刻图案会降低晶片的坚固性并阻碍/减少在空腔下减薄操作硅晶片的可能性。另外，它们可能积聚湿气和杂质。

此外，用传统的设计，静摩擦可能会造成问题，例如MEMS装置不需要的粘贴至形成的空腔底部。然而，如沉积在晶片上的氧化物层可能受到压缩应力，这可导致晶片和相关微机械结构的变形。

发明内容

本文目的是至少缓解上述问题中的一个或多个。通过根据本发明多层衬底结构的不同实施方式和相关制造方法实现所述目的。

因此，设计的解决方案的一个方面优选地包括结合的半导体衬底结构的制造，该结合的半导体衬底结构包含一个或多个嵌入的空腔结构，和至少一个埋入的、薄膜沉积的、有利地ALD-沉积（原子层沉积）层，例如共形ALD膜（conformal ALD film）赋予若干功能用途。沉积层可以形成连续的固体层或包括不同形式，如其中的孔。例如获得的结构可以应用于MEMS制造中，其在优选的ALD沉积的情况下可以称为ALD-CSOI结构。例如，第一晶片可以形成所获得结构的较厚的所谓的支持晶片层（或“操作”晶片（“handle wafer”））的至少一部分，而第二晶片可以形成薄的顶部表面层，或“帽”晶片（cap wafer）的至少一部分，反之亦然。例如，沉积层的厚度可以在从约0.3nm至约1μm范围内。

包括至少一个材料层的沉积膜可以在进一步处理阶段中作为蚀刻停止物（etch stop），包括从衬底结构释放额外的材料以获得期望的目标结构，如MEMS装置和/或结构。结合的晶片，或它们两者，可以通过磨光（grinding）、抛光（polishing）、化学-机械抛光（CMP）、研磨（lapping）、湿蚀刻，和/或干蚀刻减薄至目标厚度。

可以利用获得的结构，诸如上述ALD-CSOI结构，连接和/或用于制造至少一种选自以下组中的元件：MEMS元件、微流元件（microfluidic element）、薄膜、梁（微）结构（beam(micro)structure）、梁阵列（beam array）、微镜（micro-mirror）、RF（无线电频率）MEMS、光学MEMS、致动器、微桥（micro-bridge），和传感器。

因此，在本发明的一个方面中多层衬底结构包括：