[发明专利]高速射频分频器

说明书

优先权声明

本申请要求2010年9月30日向美国专利局递交的名称为“High Speed RF Divider”的美国专利申请No.61/388,076的优先权，该美国专利申请的全部内容以引用方式并入本文。

技术领域

本发明总体涉及射频（RF）时钟分频器，尤其涉及高速RF差分、正交时钟分频器设计。

背景技术

射频（RF）时钟分频器是公知的并且通常用于通信系统。在很多RF电路（例如，锁相回路（PLL）电路）中，时钟分频器为重要的构件。在典型的PLL中，压控振荡器（VCO）的输出通过时钟分频器分频成通过温度补偿晶体振荡器（TCXO）输出的频率（例如，通常从10MHz到30MHz）。在相位/频率检测器中比较分频的信号和TCXO频率，并且输出的差信号被过滤且用来调整VCO输出频率。

时钟分频器的另一重要应用是生成具有一定的相位关系的关联时钟信号。多数当前的无线通信系统采用利用复值的调制方案，该复值具有既占据同相（I）向量空间又占据正交（Q）向量空间的调制符号，其中，I轴和Q轴表示90度的相移。因此，频率下转换混合器和解调器通常用独立的I信号路径和Q信号路径来实现。因此，时钟分频器不仅对来自源（例如，晶体振荡器或VCO）的周期信号分频，而且以两个输出提供分频的时钟，两个输出的相移为90度，该时钟分频器是特别有利的。与模拟阻容（RC）正交生成技术相比，多相频率分频器方法比较容易实施、功率消耗较低、和提供较小的相不平衡。

图1描述平衡的正交二分时钟分频器电路的常规锁存环实施方式。该结构基于两个串联连接的D-锁存器且通过差分时钟信号的交替相钟控。“Cp”为钟控第一D-锁存器的正时钟信号。“Cn”为平衡的负时钟信号-与Cp有180度移相，其钟控第二D-锁存器。第一锁存器的输入为第二锁存器的反相输出。输出AA和输出CC包括一个具有Cp/Cn的一半频率的平衡的时钟输出。输出BB和输出DD包括第二平衡的时钟输出，该时钟输出也具有Cp/Cn的一半频率，且与AA/CC移相90度。

常规的RF时钟分频器电路通常具有大量的缺陷。它们具有有限的最大工作频率和/或高的电流消耗。它们可能没有全摆幅输出的信号摆幅（轨对轨（rail-to-rail））。一些设计是不平衡的，或者不是全差分的。一些设计在驱动电路（例如，VCO）中施加高电容性的负载。此外，当输入信号小时，一些分频器拓扑结构具有有限的灵敏度。

发明内容

根据本发明的实施方式，高速RF差分、正交二分时钟分频器设计基于以串环形式连接的反相器和钟控电路。在一个实施方式中，在所述反相器中仅使用NMOS晶体管，以及在所述钟控电路中仅使用PMOS晶体管。该结构仅使用12个晶体管。由于各个VCO输出端仅与两个晶体管连接，故输入端可以直接耦合至VCO输出端，并且提供最小的负载。这些优点和优异的对称性使得该实施方式特别地可应用为用于直接耦合到RF VCO的高速分频器。另一实施方式包括以串环构型连接的钟控的反相器级，在各级之间有反相器。在反相器的外侧使用RF时钟（或VCO信号）以用于速度改进。在两个电路中，正的时钟输入端和负的时钟输入端交替连接在所述环的各个级处。

一个实施方式涉及一种RF正交时钟分频器。所述RF分频器包括：一对锁存器，所述锁存器分别包括交叉耦合的PMOS晶体管对，其可操作以强制在各个锁存器的输出端处的互补电压值。所述锁存器连接在正电压供给节点和四个中心节点之间。所述RF-分频器还包括以串环构型连接的四个与非（NAND）门，各个级包括一对堆叠的NMOS晶体管。所述与非门连接在所述中心节点和接地节点之间，且每一中心节点与每一与非门中的一个晶体管的栅极连接。正的差分RF时钟输入端和负的差分RF时钟输入端分别与各个与非门中的一个晶体管的栅极连接。所述正的时钟输入端和负的时钟输入端在所述环中的各个连续的与非门处交替。当所述与非门为未激活时，所述锁存器可操作以保持所述中心节点的互补状态。在所述输入时钟的各个相位期间，一个与非门是激活的并且可以使关联的锁存器的输出反相。