[发明专利]用于并联布置的多个迭代解码器的低延时SIMD架构

权利要求书

1.一种装置，包括：

解码器集合，其中所述解码器集合中的每个解码器被配置用于根据包括多个解码迭代的解码序列对单独的数据块解码；以及

控制器，被配置用于控制来自所述解码器集合的每个解码器以在所述解码器集合中的至少一个其他解码器解码时独立地启动解码，其中所述控制器被配置用于根据与在所述解码器集合之间的相应的解码序列中的单独的迭代对齐的转变点独立地启动解码，其中所述控制器被配置用于在所述相应的解码序列中的迭代处迭代地生成所述转变点作为全局转变，以用于控制所述解码器集合以在所述相应的解码序列中一起开始每个迭代，并且

其中所述控制器被配置用于控制所述解码器集合的每个解码器以通过使用所述转变点一起控制所述解码器集合来在不同的连续的转变点处独立地启动单独的解码序列，并且其中所述装置是单输入多数据(SIMD)处理器。

2.根据权利要求1所述的装置，其中所述控制器被配置用于如果关联缓冲器充满则在所述转变点从所述缓冲器向解码器中移位所述数据的块以启动所述解码序列，并且其中所述数据的所述块是与所述解码器相关联的完整数据块。

3.根据权利要求1所述的装置，其中所述控制器被配置用于在第二解码器对所述数据的第二块解码时启动第一解码器以对所述数据的第一块解码，并且其中所述控制器被配置用于监视用于所述数据的所述第一块的缓冲器以及在检测到所述数据的所述第一块在所述缓冲器中完整时独立地启动所述第一解码器以解码。

4.根据权利要求1所述的装置，其中所述控制器被配置用于在与所述解码器集合中的第一解码器相关联的缓冲器尚未从关联信道接收输入持续预定时间段时控制所述第一解码器以在给定的转变点出现时关停。

5.根据权利要求1所述的装置，其中所述控制器被配置用于通过以下操作单独地控制来自所述解码器集合的每个解码器：

控制所述解码器集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在所述第一解码器解码之时控制所述解码器集合中的第二解码器以在当所述第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。

6.根据权利要求1所述的装置，其中所述解码器集合是低密度奇偶校验解码器、Turbo解码器或者组合的软输出Viterbi算法和低密度奇偶校验解码器，其中所述装置与网络接口卡集成，并且其中所述控制器被配置用于对所述单独的数据块解码直至码字被发现，并且不将所述多个迭代限于预定数目。

7.根据权利要求5所述的装置，其中所述第二解码序列用于从与所述第一解码序列不同的信道接收的不同数据块，并且其中所述控制器被配置用于在所述解码器集合的一个或者多个解码器正在解码时使用所述全局转变来单独地控制每个解码器。

8.一种方法，包括：

针对数据监视与解码器集合相关联的缓冲器集合，其中来自所述解码器集合的每个解码器根据包括多个解码迭代的相应的解码序列对单独的数据块解码；以及

在单输入多数据(SIMD)处理器内控制来自所述解码器集合的每个解码器以在所述解码器集合中的至少一个其他解码器解码时独立地启动解码，其中独立地启动解码包括根据与在所述解码器集合之间的相应的解码序列中的单独的迭代对齐的转变点启动，其中控制每个解码器包括在所述相应的解码序列中的迭代处迭代地生成所述转变点作为全局转变，以用于控制所述解码器集合以在所述相应的解码序列中一起开始每个迭代，并且

其中控制每个解码器包括控制所述解码器集合中的每个解码器以通过使用所述转变点一起控制所述解码器集合来在连续的转变点处独立地启动单独的相应的解码序列。

9.根据权利要求8所述的方法，其中单独地控制每个解码器以启动解码序列包括在一个转变点向解码器中移位所述数据的块以启动所述解码序列，其中所述数据块是来自与所述解码器相关联的缓冲器的完整数据块。

10.根据权利要求8所述的方法，其中控制每个解码器包括在第二解码器对第二数据块解码之时独立地启动第一解码器以对第一数据块解码，并且其中监视所述缓冲器集合包括监视所述第一数据块以及在检测到所述第一数据块在所述缓冲器集合的一个缓冲器中完整时独立地启动所述第一解码器以解码。

11.根据权利要求8所述的方法，还包括在选择的解码器未从信道接收输入持续预定时间段时并且在转变点出现时控制所述选择的解码器关停。