[发明专利]用于并联布置的多个迭代解码器的低延时SIMD架构

说明书

相关申请的交叉引用

本专利公开内容要求对通过引用而全部结合于此的、于2011年1月7日提交的第61/430,653号美国临时申请的权益。

技术领域

本发明的实施例总体上涉及解码器，特别地，涉及用于并联布置的多个迭代解码器的低延时SIMD架构。

背景技术

这里提供的背景技术描述是为了总体上呈现公开内容的背景的目的。当前具名的发明人的工作在这一背景技术部分中描述该工作的程度上以及该描述的可以在提交时未另外限定为现有技术的方面既未被明示地也未被暗示地承认为相对于本公开内容的现有技术。

许多形式的电子通信在操纵数据时使用迭代功能。例如，当在无线网络中接收通信时，系统可以将迭代功能用于纠错以帮助保证通信的数据的完整性。然而，在一些系统中，这些功能可能变成瓶颈的来源。

瓶颈可能基于造成增加低效率的某些因素而出现。例如，不同通信信道可以具有不同信噪比。使用控制器的更少复杂性的系统在处理来自具有不同特性的信道的数据时遭遇加剧的延时。另一方面，尽管将单独控制器用于每个信道可以减轻这一问题，但是消耗更多功率并且需要附加芯片空间以用于额外的控制器。因而，用于迭代解码器的单控制器方式和多控制器方式二者受缺点困扰。

发明内容

在一个实施例中，一种装置包括被配置用于接收待解码的数据的解码器集合。该装置还可以包括被配置用于单独地控制每个解码器以基于转变点的出现启动解码序列的控制器。转变点是针对解码器集合迭代地出现并且基于解码序列中的迭代的全局转变。在一个实施例中，控制器被配置用于如果关联缓冲器充满则在转变点从缓冲器向解码器中移位数据的块。控制器还可以被配置用于在与解码器集合中的第一解码器相关联的缓冲器尚未从关联信道接收输入持续预定时间段时控制第一解码器以在给定的转变点出现时关停。另外，在一个实施例中，控制器被配置用于通过以下操作单独地控制来自解码器集合的每个解码器：控制解码器集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在第一解码器解码之时控制解码器集合中的第二解码器以当在第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。

在一个实施例中，一种方法包括针对数据监视与解码器集合相关联的信道集合。该方法包括单独地控制来自解码器集合的每个解码器以在转变点出现时启动解码序列，转变点是针对解码器集合迭代地出现并且基于解码序列中的迭代的全局转变。该方法包括单独地控制每个解码器以通过在一个转变点向解码器中移位数据的块以启动解码序列来启动解码序列。该方法还包括在选择的解码器未从信道接收输入持续预定时间段时并且在转变点出现时控制选择的解码器关停。

该方法包括通过以下操作控制来自解码器集合的每个解码器：控制解码器集合中的第一解码器以在第一转变点出现时启动第一解码序列并且在第一解码器解码之时控制解码器集合中的第二解码器以当在第一解码序列中的在迭代之后出现的第二转变点出现时启动第二解码序列。

在另一实施例中，一种集成电路包括解码器集合，其中解码器集合中的每个解码器被配置用于从关联信道接收待解码的数据。该集成电路包括被配置用于单独地控制来自解码器集合的每个解码器以在转变点出现时启动解码序列的控制器，其中转变点是针对解码器集合迭代地出现并且基于解码器集合中的解码器中的至少一个解码器的解码序列中的迭代的全局转变。

附图说明

并入于说明书中并且构成说明书的一部分的附图图示了公开内容的各种系统、方法和其它实施例。容易理解，图中的所示单元边界(例如，框、框组或者其它形状)代表边界的一个示例。在一些示例中，可以将一个单元设计为多个单元或者可以将多个单元设计为一个单元。在一些示例中，可以将如下单元实施为外部部件，该单元被示出为另一单元的内部部件，并且反之亦然。另外，单元可以未按比例绘制。

图1图示了与用于高吞吐量迭代解码器的低延时架构相关联的装置的一个实施例。

图2图示了与用于高吞吐量迭代解码器的低延时架构相关联的方法的一个实施例。

图3图示了与用于高吞吐量迭代解码器的低延时架构相关联的方法的一个实施例。

图4图示了与用于高吞吐量迭代解码器的低延时架构相关联的时序方案的一个实施例。

图5图示了与纠错解码相关联的时序方案的一个实施例。

图6图示了与用于高吞吐量迭代解码器的低延时架构相关联的集成电路的一个实施例。

具体实施方式