[发明专利]形成电组件和存储器胞元的方法

说明书

技术领域

本发明涉及形成电组件和存储器胞元的方法。

背景技术

半导体处理的持续目标为增大集成密度。此目标扩展到包含存储器、逻辑和传感器的众多类型的电路的制造。集成电路密度的大改进可通过减小存在大量重复单元的布局(例如，在集成式存储器的情况下)中的个别结构的大小来达成。集成式存储器的个别结构可包括存储器-存储单元。实例存储器-存储单元为NAND单元胞元、动态随机存取(DRAM)单元胞元和交叉点存储器单元胞元。

集成电路常常是通过以下操作来制造：首先形成希望并入到电路组件中的一个或一个以上层，接着在层之上产生经图案化掩模，和最终将图案从掩模转印到层中以从层产生所要结构。众多问题可与形成电路组件的此常规方法相关联。举例来说，将图案从掩模转印到各个层中将利用一次或一次以上蚀刻，所述一次或一次以上蚀刻希望相对于层的经遮蔽部分选择性地移除层的未经遮蔽的部分。然而，一些材料可尤其难以蚀刻成所要图案，或可受化学暴露到蚀刻条件损害。这些材料包含硫族化物、钙钛矿、贵金属，和目前所关注的用于集成电路中的许多其它材料。

将需要开发用于在集成电路制造期间图案化材料的新方法，且将进一步需要适用于硫族化物、钙钛矿、贵金属和其它材料的图案化的这些新方法。

发明内容

附图说明

图1-3展示半导体片段的一部分在实例实施例方法的处理阶段的俯视图和横截面侧视图。图2是沿着图1和3的线2-2，且图3是沿着图1和2的线3-3。

图4-6展示图1-3的半导体片段的部分在图1-3的处理阶段之后的处理阶段的俯视图和横截面侧视图。图5是沿着图4和6的线5-5，且图6是沿着图4和5的线6-6。

图7-9展示图1-3的半导体片段的部分在图4-6的处理阶段之后的处理阶段的俯视图和横截面侧视图。图8是沿着图7和9的线8-8，且图9是沿着图7和8的线9-9。

图10-12展示图1-3的半导体片段的部分在图7-9的处理阶段之后的处理阶段的俯视图和横截面侧视图。图11是沿着图10和12的线11-11，且图12是沿着图10和11的线12-12。

图13-15展示图1-3的半导体片段的部分在图10-12的处理阶段之后的处理阶段的俯视图和横截面侧视图。图14是沿着图13和15的线14-14，且图15是沿着图13和14的线15-15。

图16-18展示图1-3的半导体片段的部分在图13-15的处理阶段之后的处理阶段的俯视图和横截面侧视图。图17是沿着图16和18的线17-17，且图18是沿着图16和17的线18-18。

图19-21展示半导体片段的一部分在另一实例实施例方法的处理阶段的俯视图和横截面侧视图。图19-21的处理阶段可跟随图13-15的处理阶段。图20是沿着图19和21的线20-20，且图21是沿着图19和20的线21-21。

图22-24展示图19-21的半导体片段的部分在图19-21的处理阶段之后的处理阶段的俯视图和横截面侧视图。图23是沿着图22和24的线23-23，且图24是沿着图22和23的线24-24。

图25-27展示半导体片段的一部分在另一实例实施例方法的处理阶段的俯视图和横截面侧视图。图25-27的处理阶段可跟随图4-6的处理阶段。图26是沿着图25和27的线26-26，且图27是沿着图25和26的线27-27。

图28-30展示图25-27的半导体片段的部分在图25-27的处理阶段之后的处理阶段的俯视图和横截面侧视图。图29是沿着图28和30的线29-29，且图30是沿着图28和29的线30-30。

图31-33展示图25-27的半导体片段的部分在图28-30的处理阶段之后的处理阶段的俯视图和横截面侧视图。图32是沿着图31和33的线32-32，且图33是沿着图31和32的线33-33。

图34为图25-27的半导体片段的部分在图31-33的处理阶段之后的处理阶段的视图；且为沿着图26的横截面的视图。

图35-37展示半导体片段的一部分在另一实例实施例方法的处理阶段的俯视图和横截面侧视图。图35-37的处理阶段可跟随图4-6的处理阶段。图36是沿着图35和37的线36-36，且图37是沿着图35和36的线37-37。

图38-40展示图35-37的半导体片段的部分在图35-37的处理阶段之后的处理阶段的俯视图和横截面侧视图。图39是沿着图38和40的线39-39，且图40是沿着图38和39的线40-40。