[发明专利]智能架构创建器

说明书

技术领域

本发明涉及一种用于自动生成定制集成电路(IC)或专用集成电路(ASIC)的最佳架构的方法。

背景技术

现代电子设备和工业产品依赖于诸如标准和定制的集成电路(IC)等的电子装置。将针对特定用途所设计和制造的IC称为ASIC。这些IC各自中所包括的转换为晶体管数量的功能模块的数量由于半导体技术的进步而逐年快速增长。

通常，芯片设计过程是以算法设计者指定芯片必须进行的所有功能作为开始的。这通常以如C或Matlab等语言来实现。然后，需要芯片专家、工具工程师、验证工程师和固件工程师的整个团队耗费许多人年(man-year)来将该算法映射到硬件芯片和相关固件。该团队使用现成的处理器，该现成的处理器已得到证实但可能存在性能限制，这是因为标准架构可能无法很好地适合算法。

替代方法是设计定制架构和定制硬件来实现期望算法的高性能。计算机架构是计算机系统的计算、通信和数据存储元件(硬件)、这些元件如何相互作用(机器组织)以及如何控制这些元件(指令集)的详细规格。机器的架构确定了能够最高效地进行哪些计算、以及将最佳地进行哪些形式的数据组织和程序设计。

定制芯片方法是非常昂贵的过程并且从成本超支到技术问题也充满风险。发展尖端定制IC设计引入了需要解决的许多问题。较高的处理速度已将本来是纯数字的状况引入到模拟域，这些状况诸如多重时钟区域、日益复杂的时钟乘法和同步技术、噪声控制以及高速I/O等。

增加的设计复杂性的另一影响是实现成功设计可能需要的额外数量的生产周转。又一问题是熟练工人的可用性。ASIC电路设计的快速发展已与熟练IC工程师的短缺同时发生。

发明内容

在一个方面中，公开了一种用于自动生成利用计算机可读代码描述的定制集成电路即定制IC的处理器架构的系统和方法。所述IC具有至少一个或多个时序制约和硬件制约。所述系统从所述计算机可读代码的静态配置文件和动态配置文件提取定义所述处理器架构的参数；通过改变一个或多个参数来迭代地优化所述处理器架构，直到满足了表示为成本函数的所有时序制约和硬件制约为止；以及将所生成的处理器架构综合为所述定制集成电路的计算机可读描述以用于半导体制造。

上述方面的实现可以包括以下中的一个或多个。该系统可以优化处理器标量和指令分组规则。该系统还可以优化所需核的数量并且自动分离指令流以有效地使用这些核。该处理器架构的优化包括改变指令集。该系统的改变指令集包括减少所需指令的数量并且对指令进行编码，以改善指令访问、译码速度和指令存储器大小要求。该处理器架构的优化包括改变以下其中之一：寄存器文件端口、端口宽度和针对数据存储器的端口数量。该处理器架构的优化包括改变以下其中之一：数据存储器大小、数据高速缓存预取策略、数据高速缓存策略指令存储器大小、指令高速缓存预取策略和指令高速缓存策略。该处理器架构优化包括添加协处理器。该系统可以自动生成针对计算机可读代码唯一定制的新指令，从而改善处理器架构的性能。该系统包括通过以下操作来对计算机代码进行预处理：确定各指针变量的存储位置；以及插入各行的插件。该系统包括解析计算机可读代码，并且进一步包括：去除虚拟赋值；去除冗余循环操作；识别所需的存储器带宽；将一个或多个软件实现的标志替换为一个或多个硬件标志；以及重新使用失效变量。提取参数进一步包括：确定各行的执行周期时间；确定各行的执行时钟周期计数；确定一个或多个箱的时钟周期计数；生成运算符统计表；生成各函数的统计；以及按执行计数的降序来对行进行排序。该系统可以将共通使用的指令建模成一个或多个组并且生成针对各组的定制指令以改善性能(指令建模)。该系统包括在新指令候选中检查建模违规。可以使用成本函数来选择指令建模候选(IMC)。IMC可以基于统计依赖性。该系统可以确定架构参数变化的时序成本和面积成本。识别利用IMC可以替换的程序中的序列。这包括在序列内重新排列指令以在不会损害代码功能性的情况下使IMC使用率最大化的能力。该系统可以追踪指针前进并且构建与步幅和存储器访问模式以及存储器依赖性有关的统计，以优化高速缓存预取和高速缓存策略。