[发明专利]电子元器件安装结构中间体、电子元器件安装结构体及电子元器件安装结构体的制造方法

说明书

技术领域

本发明涉及一种使用对以半导体芯片为代表的电子元器件进行层叠而构成的片上芯片（CoC）技术的电子元器件安装结构中间体、电子元器件安装结构体及其制造方法。

背景技术

近年来，对电子设备小型、轻量化、高功能、高性能化的要求进一步激增，所处理的数据量也呈现飞跃性的增加。

安装在电子设备中的半导体存储器的存储容量也随之增加，因而需要一种具有高数据传输率的半导体存储器。

通常，作为装载在这种电子设备中的半导体装置，例如有将逻辑电路（控制器）及存储器集成在一个芯片上的片上系统（SoC）、和对逻辑芯片及存储芯片进行层叠并收容于一个封装中的系统级封装（SiP）。

SoC的半导体工艺较为复杂，成本也随之变高。与此相对，SiP将利用已有的半导体工艺分别制造的多个半导体芯片加以封装而构成，因此，无需开发新的半导体工艺，制造成本比较低。因此，近来，使用SiP的电子设备有增加的趋势。

此外，为了在SiP中减小寄生LCR从而提高数据传输率，开发了一种经由微凸块来使芯片之间直接进行倒装连接的片上芯片（CoC）技术。

在使用这种CoC技术的半导体装置中，通常将逻辑芯片配置在下侧，并在上侧层叠存储芯片，但若存储芯片的存储容量变大，则相较于逻辑芯片具有大型化的倾向。因此，在这种情况下，通常将存储芯片配置在下侧，并在上侧层叠逻辑芯片（例如，参照专利文献1）。

对于这种情况，即使在使用上述CoC技术的半导体装置中，也对逻辑芯片及存储芯片另外设置了外部连接端子（焊盘），因此需要在每个芯片上另外确保用于形成外部连接端子的区域。另外，需要在逻辑芯片或存储芯片上形成贯通电极（TSV），因而无法充分实现各芯片本身的小型化和缩短制造工艺所带来的低成本化。

为了解决该问题，存在下面这种技术：即，在利用上述CoC技术来对比半导体存储芯片更小型的半导体逻辑电路芯片进行层叠而得到的半导体装置中，将外部连接用端子集中在半导体存储芯片一侧，从而实现整个半导体装置的小型化，缩短制造工艺（例如，参照专利文献2）。

图10(a)中所示的剖视图表示专利文献2所揭示的电子元器件安装结构体的结构。

在半导体存储芯片81的一个面上形成有连接端子86，且在外缘部形成有外部连接用端子83，连接端子86与外部连接用端子83经由半导体存储芯片81的内部布线层电连接。连接端子86上形成有突起电极87。

利用CoC来使在一个面上形成有连接端子85的半导体逻辑电路芯片80层叠到半导体存储芯片81上，使得连接端子85与突起电极87电接触。

此外，半导体存储芯片81层叠在插入基板82上，形成在插入基板82的一个面上的连接端子84经由通孔88来与形成在相反面上的突起电极89相连接。

通过引线91的引线接合等来将半导体存储芯片81的外部连接用端子83和插入基板82的连接端子84连接，由此，半导体逻辑电路芯片80的连接端子85经由突起电极87、连接端子86、外部连接用端子83、引线91、连接端子84及通孔88而与插入基板82的相反面的突起电极89电连接。

通过这种结构，无需在半导体逻辑电路芯片80上设置外部连接端子，从而能实现整个半导体装置的小型化。

现有技术文献

专利文献

专利文献1：日本专利特开2008-10759号公报

专利文献2：日本专利特开2010-141080号公报

发明内容

发明所要解决的技术问题

然而，在图10(a)所示那样现有结构的半导体装置中，对于半导体存储芯片和半导体逻辑电路芯片的不同尺寸，可能无法充分实现芯片及整个半导体装置的小型化。

下面对该问题进行说明。

如图10(a)所示，在专利文献2所揭示的半导体装置中，在对半导体存储芯片81侧的外部连接用端子83和插入基板82的连接端子84进行连接时，通过利用引线91的引线接合来进行连接，因此，半导体存储芯片81的芯片尺寸至少需要比半导体逻辑电路芯片80大出与外部连接用端子83的区域相应的量。

图10(b)中的剖视图示出了使用尺寸与半导体存储芯片81相同的半导体逻辑电路芯片90的结构来作为现有结构的电子元器件安装结构体。