[发明专利]具有含多个垂直嵌入管芯的衬底的多芯片封装以及形成所述封装的工艺

说明书

技术领域

公开的实施例涉及半导体微电子封装以及形成方法。

背景技术

当前的消费电子产品市场经常要求需要极为复杂电路的综合功能。对例如晶体管之类的越来越小的基本结构单元的缩放已经在实现了单个管芯上的更复杂电路与前进的每一代的结合。另一方面，尽管通常将缩放视为减小尺寸，但为了计算系统中的高级功能和功率，越来越多地将多个封装管芯耦合到一起。此外，实际上可以增大特定半导体封装的尺寸，以便在单个半导体封装内包括多个管芯。

然而，在尝试耦合多个封装管芯的时候可能引起结构问题。例如，用于半导体封装中的部件之间的热膨胀系数（CTE）的差异的影响在将封装管芯添加到一起时可能导致有害的缺陷。类似地，作为执行用于单个封装内多于一个管芯的半导体管芯封装工艺的结果，用于单个半导体封装内的部件之间的热膨胀系数（CTE）的差异的影响能够导致有害的缺陷。

半导体封装用于保护集成电路（IC）芯片或管芯，并且还为管芯提供至外部电路的电气接口。随着对较小的电子器件的需求不断增大，半导体封装被设计为更紧凑并且必须支持更大的电路密度。例如，现在一些半导体封装使用无核衬底。此外，对较高性能器件的要求导致了对改善的半导体封装的需要，所述改善的半导体封装实现了混合工艺管芯堆叠或者提供了封装堆叠能力，同时保持了薄的封装轮廓和低的整体翘曲，以与随后的组装工艺兼容。

附图说明

为了理解获得实施例的方式，将通过参考附图来表现以下简要描述的多个实施例的更具体说明。这些附图描绘了实施例，所述实施例不一定是按照比例绘制的并且也不应认为在范围中受到限制。通过使用附图，将借助额外的特征和细节来说明和解释一些实施例，在附图中：

图1A和1B示出了根据本发明实施例的具有嵌入衬底并垂直设置于其中的多个管芯的多芯片封装（MCP）。

图2A-2L示出了根据本发明实施例的形成具有嵌入衬底并垂直设置于其中的多个管芯的多芯片封装（MCP）的方法。

图3显示了根据本发明实施例的计算机系统。

图4示出了根据本发明实施例的具有嵌入衬底并垂直设置于其中的多于两个管芯的多芯片封装。

图5示出了根据本发明另一实施例的具有嵌入衬底并垂直设置于其中的两个管芯的多芯片封装。

具体实施方式

描述了具有多个垂直嵌入管芯的多芯片封装（MCP）及其制造方法。现在将参考附图，其中对于相似的结构提供相似后缀的附图标记。为了更清楚地示出多个实施例的结构，本文所包括的附图是集成电路结构的图解表示。因此，例如在显微照片中的制造的集成电路结构的实际外观可能显得有所不同，但仍包含所示实施例所要求的结构。此外，附图可以仅显示用于理解所示实施例有用的结构。可以不包括本领域中已知的其它结构，以保持附图的清楚。另外，在本说明书中，阐述了多个特定细节，以便提供对本发明实施例的透彻的理解。在其他情况下，没有具体详细阐述公知的半导体处理和封装技术，以避免不必要地混淆本发明的实施例。

本发明的实施例包括具有衬底的多芯片封装，所述衬底具有嵌入其中的多个垂直设置的管芯。衬底包括焊接区侧和管芯侧。将第一管芯和第二管芯嵌入衬底内，使得第二管芯位于第一管芯与衬底的焊接区侧之间。封装衬底包括多个布线层、绝缘层和过孔，以用于在衬底内生成互连结构，所述互连结构提供了在第一管芯与第二管芯之间的电连接。在本发明的实施例中，至少一个布线层位于第一管芯与第二管芯之间。可以用无凸起内建层（BBUL）工艺来形成根据本发明实施例的具有含垂直设置并嵌入其中的管芯的衬底的多芯片封装。在本发明的实施例中，第一管芯附着至临时载体，在第一管芯上构造绝缘层和布线层，并所述绝缘层和布线层围绕第一管芯将第一管芯嵌入其中。第二管芯随后附着至绝缘层与附加绝缘层中的一个，围绕第二管芯构造布线层，从而也将第二管芯嵌入衬底内。通过这种方式，第一和第二管芯都嵌入衬底，并在衬底内形成电互连（衬底布线），其电耦合第一和第二管芯。随后可以去除载体以生成无核衬底。