[发明专利]薄膜半导体器件及其制造方法

说明书

技术领域

本发明涉及例如有机EL显示器等的显示装置所使用的薄膜半导体器件及其制造方法。

背景技术

近年来，作为替代液晶显示器的下一代平板显示器之一，利用了有机EL（Electro Luminescence：电致发光）的有机EL显示器受到注目。在有机EL显示器等的有源矩阵方式的显示装置中，使用了被称为薄膜晶体管（TFT：Thin Film Transistor）的薄膜半导体器件。

作为该薄膜半导体器件，通常使用栅电极形成在比半导体层更靠基板侧的底栅型的薄膜半导体器件（例如，参照专利文献1～3）。图13是表示以往的底栅型的薄膜半导体器件的结构的剖面图。在图示的薄膜半导体器件500中，在基板51上形成栅电极52，进而，在栅电极52上以及遍及比其两端部更靠外侧的基板51上形成栅极绝缘膜53。在栅极绝缘膜53上形成具有沟道区域的半导体层54。该半导体层54是通过使非晶硅（无定形硅）结晶化而形成的多晶性硅薄膜。在半导体层54上隔着一对接触层56形成源电极57S以及漏电极57D。另外，在半导体层54的沟道区域的上方，形成作为沟道蚀刻阻止层发挥功能的沟道保护层55。

在薄膜半导体器件500的制造工序中，在通过等离子体CVD（Chemical Vapor Deposition）等形成栅极绝缘膜53时，由于栅电极52的膜厚，导致在与栅电极52的两端部对应的栅极绝缘膜53的部位形成台阶部58。图14是表示以往的薄膜半导体器件中的栅极绝缘膜的台阶部的剖面的电子显微镜照片。如图14所示，栅极绝缘膜53的平坦部59的膜厚t₁约为110nm，栅电极52的膜厚t₂约为50nm，其膜厚比R为R＝t₁/t₂＝110nm/50nm＝2.2。栅极绝缘膜53的台阶部58的膜厚t₃约为70nm，比栅极绝缘膜53的平坦部59的膜厚t₁薄。

现有技术文献

专利文献1：日本特开平4-348041号公报

专利文献2：日本特开平4-360575号公报

专利文献3：日本特开2011-9719号公报

发明内容

发明要解决的问题

在上述以往的薄膜半导体器件500的结构中，由于栅极绝缘膜53的台阶部58的膜厚t₃薄，电场集中在与栅极绝缘膜53的台阶部58对应的半导体层54的部位。由此，在薄膜半导体器件500截止工作时，在上述半导体层54的部位产生由隧道（tunnel）电流引起的泄漏（leak）电流。因此，在以往的薄膜半导体器件500中，抑制截止工作时的泄漏电流并改善截止特性成为课题。

通常而言，要使薄膜半导体器件500的布线电阻降低，优选使栅电极52的膜厚t₂厚。另外，要使薄膜半导体器件500的导通电流增大，优选使栅极绝缘膜53的平坦部59的膜厚t₁薄。即，要使布线电阻的降低以及导通电流的增大同时实现，需要分别设定栅极绝缘膜53的平坦部59的膜厚t₁以及栅电极52的膜厚t₂，以使上述膜厚比R更小。

然而，若上述膜厚比R减小，则栅极绝缘膜53的台阶部58的形状更陡峭，栅极绝缘膜53的台阶部58的膜厚t₃更薄。由此，在截止工作时，由于上述半导体层54的部位的电场强度增大，所产生的泄漏电流的大小也增大。

图15是表示对以往的薄膜半导体器件中截止工作时的电流密度分布进行了模拟的结果的图。在该模拟中，使用了图13所示构造的薄膜半导体器件500，作为栅电极52使用了膜厚50nm的钼钨（MoW），作为栅极绝缘膜53使用了膜厚120nm的氧化硅（SiO），作为半导体层54使用了膜厚50nm的多晶硅，作为沟道保护层55使用了膜厚500nm的氧化硅（SiO），作为接触层56使用了膜厚40nm的非晶硅，作为源电极57S以及漏电极57D使用了膜厚600nm的铝（Al）。另外，作为栅极-源极间电压施加了-20V，作为漏极-源极间电压施加了5.1V。在图15中，将在截止工作时产生的泄漏电流的密度分布由等高线来表示。如图15中的等高线所示，能够了解截止工作时泄漏电流在半导体层54中流动的情形。此外，泄漏电流在由图15中的箭头所示的方向上流动。