[发明专利]半导体装置

说明书

技术领域

本发明涉及一种半导体装置，更详细而言，涉及一种能够防止由于发热而导致的耐压下降，并且能够实现半导体装置的进一步的小型化的半导体装置。

背景技术

一直以来，已知一种在层叠了半导体基板、埋入氧化膜以及活性层的SOI（Silicon On Insulator：绝缘体上硅）基板的活性层的表面上形成有一对主电极的横向型的半导体装置。利用了SOI基板的横向型的半导体装置具有不易产生由于浪涌电压而引起的误动作的特征，从而作为具有前景的半导体装置而被期待。

在专利文献1中公开了上述这种半导体装置的一个示例。图25为，模式化地表示专利文献1所记载的横向型的n型沟道的LDMOS（Laterally Diffused MOS：横向扩散金属氧化物半导体）1000的主要部分截面的图。图26为，图25中所示的LDMOS的A－A线剖视图。并且，在图25中，省略了图26所示的电极及场氧化膜的图示。

LDMOS1000具备：单晶硅的半导体基板200，其高浓度地含有p型的杂质；氧化硅（SiO₂）的埋入氧化膜300，其被形成在该半导体基板200上；单晶硅的活性层140，其被形成在该埋入氧化膜300上。

活性层140具有n型阱半导体区50、p型阱半导体区60、表面部半导体层70、背面部半导体层80、中间部半导体层90及源半导体区101。

n型阱半导体区50为包围n型漏半导体区102的半导体区。p型阱半导体区60为包围n型源半导体区101的半导体区。

表面部半导体层70被形成于活性层140的表面部的一部分中，并位于n型阱半导体区50和p型阱半导体区60之间。在俯视观察时（参照图25），p型阱半导体区60和表面部半导体层70整体分离。表面部半导体层70含有p型的杂质（典型的杂质为硼）。表面部半导体层70经由接触半导体区70a而与源端子S电连接。

背面部半导体层80被形成于活性层140的背面部的一部分中，并位于n型阱半导体区50和p型阱半导体区60之间，且通过中间部半导体层90而与表面部半导体层70相隔。背面部半导体层80与n型阱半导体区50相接，并与p型阱半导体区60分离。背面部半导体层80含有n型的杂质（典型的杂质为磷）。背面部半导体层80的杂质浓度从与埋入氧化膜300接合的接合面趋向表面侧而降低。

LDMOS1000由于具备表面部半导体层70、中间部半导体层90及背面部半导体层80，从而能够增大活性层140与埋入氧化膜300的接合界面的临界电压，由此提高每单位厚度的埋入氧化膜300所能够负载的电压。通过表面部半导体层70、中间部半导体层90及背面部半导体层80，从而形成了所谓的降低表面电场（RESURF：Reduced Surface Field）结构。

但是，在上述专利文献1所记载的半导体装置中，存在以下的课题。即，由于在俯视观察时p型阱半导体区60与表面部半导体层70整体分离，因此，在俯视观察时，电流在p型阱半导体区60与n型阱半导体区50之间的整个区域中流通。因此，在n型漏半导体区102中，每单位面积的电流量增大（产生电流集中），从而n型漏半导体区102发热直至高温。其结果为，存在LDMOS1000的导通耐压降低的问题。特别是，在将LDMOS1000设计为电平转换用的元件时，由于漏侧成为高电位，因此，在漏侧流通有大量的饱和电流。当饱和电流较多时，存在电流集中于漏区，从而容易因发热而使导通耐压降低的问题。

此外，为了使表面部半导体层70和源半导体区101成为相同电位，而需要在表面部半导体层70中形成接触半导体区70a。因此，存在LDMOS1000的宽度增大与形成接触半导体区70a相对应的量，从而难以缩小LDMOS1000的尺寸的问题。

在先技术文献

专利文献

专利文献1：日本特开2007－173422号公报

发明内容

发明所要解决的课题

本发明是鉴于这种实际情况而完成的发明，其目的在于，提供一种能够防止由于发热而导致的导通耐压降低，且能够实现半导体装置的进一步的小型化的半导体装置。

用于解决问题的方法

为了解决上述的课题，本申请发明采用了以下的结构。