[发明专利]非易失性半导体存储系统

说明书

技术领域

本发明涉及具有多个非易失性半导体存储介质的存储系统。

背景技术

存储系统一般来说将基于由多个存储设备构成的RAID（Redundant Array of Independent Disks：独立冗余磁盘阵列）组生成的逻辑卷提供给上位装置（例如主机计算机）。近年来，作为存储设备，在HDD（Hard Disk Drive）的基础上或者取代HDD，采用具有多个非易失性芯片的非易失性半导体存储装置。作为非易失性半导体存储设备例如采用具有多个闪存芯片（以下称为FM芯片）的闪存（例如专利文献1）。

现有技术文献

专利文献

专利文献1:日本特开2010-3161号公报

在非易失性半导体存储设备中，也有增加存储容量的要求。为了使存储容量增加，需要使搭载的非易失性芯片增加，但若要搭载更多的非易失性芯片，则需要在包含与非易失性芯片连接的接口设备在内的电路（以下称为控制电路，例如ASIC（Application Specific Integrated Circuit））中准备用于与向多个非易失性芯片发送各种信号的总线连接的管脚。

由此，若要使非易失性半导体存储设备的存储容量增加，则控制电路的大小变大。另一方面，若减小控制电路的大小，则能够连接的非易失性芯片的数量变少，难以增加存储容量。另外，在连接大量的非易失性芯片时，难以高效地进行数据传送。

发明内容

本发明的目的在于提供一种技术，能够抑制控制电路的大小的同时，使能搭载的非易失性芯片的数量增加，并能够高效地进行数据传送。

非易失性半导体存储系统具有：（a）多个非易失性半导体存储介质；（b）具有与多个非易失性半导体存储介质连接的介质接口组（1个以上的接口设备）的控制电路；（c）多个开关。介质接口组和多个开关通过数据总线而连接，各开关和各2个以上的非易失性芯片通过数据总线而连接。开关构成为，切换与介质接口组连接的数据总线和与连接在该开关上的多个非易失性芯片中的任意一个连接的数据总线之间的连接。控制电路将写入对象的数据分割成多个数据要素，通过控制多个开关来切换连接，将多个数据要素分散地发送到多个非易失性芯片。

非易失性半导体存储系统也可以是具有上述（a）、（b）及（c）要素的存储介质组（例如，后述的闪存PKG10），也可以是具有多个这样的存储介质组的存储装置（例如后述的闪存设备400），还可以是具有多个这样的存储装置和与这些存储装置连接的控制器的系统（例如，后述的存储系统1）。

也可以是，介质接口组具有多个介质接口，介质接口按N个非易失性半导体存储介质（N是1以上的整数）的每一个而存在。构成1个非易失性半导体存储介质的多个非易失性芯片可以存在于例如1个DIMM中。DIMM可以具有与这些多个非易失性芯片连接的1个以上的开关。

附图说明

图1表示实施方式的计算机系统的结构例。

图2表示实施方式的闪存设备的结构例。

图3表示实施方式的闪存组件的结构例。

图4表示实施方式的闪存组件的一部分的详细结构例。

图5是用于说明实施方式的写入处理的第一例的图。

图6是用于说明实施方式的写入处理的第二例的图。

图7是从实施方式的闪存设备的正面上方观察的立体图的一例。

图8是从实施方式的闪存PKG的上表面侧观察的立体图的一例。

图9是从实施方式的闪存PKG的下表面侧观察的立体图的一例。

图10表示实施方式的DIMM的概要结构的一例。

图11表示实施方式的芯片读取处理的流程图的一例。

图12表示实施方式的芯片写入处理的流程图的一例。

图13表示实施方式的芯片多重写入处理的流程图的一例。

图14表示实施方式的一变形例的闪存组件的一部分的详细结构例。

图15表示实施方式的逻辑地址层和物理层的关系的一例。

图16表示实施方式的用户地址空间和闪存存储逻辑空间的关系的一例。

图17表示实施方式的逻辑物理转换信息的结构例。

图18表示实施方式的再生处理的流程图的一例。

图19表示实施方式的擦除管理信息的结构例。

具体实施方式

以下，参照附图说明一实施方式。