[发明专利]信号处理装置

说明书

技术领域

本发明涉及信号处理装置。

背景技术

作为与本发明相关联的技术，例如，有在专利文献1中记载的信号处理电路。

专利文献1的信号处理电路示出了通过进行在逻辑上来看是相同的处理的多个电路并行地进行相同的密码处理的信号处理电路。

更具体地，专利文献1的信号处理电路具备：进行密码关联处理的第1电路、以及进行和在第1电路中进行的密码关联处理在逻辑上来看是相同的密码关联处理的第2电路。

然后，在第2电路中设置反转信号位的极性的反转电路，并比较来自构成第1电路的多个节点之中的第1节点的输出和来自构成第2电路的多个节点之中的在与第1电路中的第1节点的位置对应的位置处的第2节点的输出，在两个输出的极性不是相互反转的情况下，停止通过第1电路和第2电路进行的密码关联处理。

专利文献1:日本特开2006-229485号公报

发明内容

专利文献1的信号处理电路由进行在逻辑上来看是相同的处理的多个电路来构成，因此存在电路规模增大的课题。

本发明以解决上述那样的课题作为主要目的，并以通过简易的结构来防止由于异常的时钟而输出不确定的状态的信号作为主要目的。

本发明的信号处理装置的特征在于，具备：

延迟部，输入从运算电路连续输出的输出信号，延迟所输入的输出信号，并将延迟后的输出信号作为延迟信号来输出；

比较部，从所述运算电路输入输出信号，并且与来自所述运算电路的输出信号的输入相并行地从所述延迟部输入延迟信号，在相同的定时输入的输出信号和延迟信号之间比较信号值，并将通知比较的输出信号和延迟信号的信号值一致的一致信号以及通知比较的输出信号和延迟信号的信号值不一致的不一致信号中的某一个作为比较结果信号来输出；

判别部，输入时钟信号，并且与时钟信号的输入相并行地从所述比较部输入比较结果信号，每当作为时钟的上升定时以及时钟的下降定时中的至少某一个的判别定时到来时，判别在判别定时并行输入的比较结果信号是一致信号以及不一致信号中的哪一个；以及

输出部，从所述运算电路输入输出信号，并且在所述判别部在判别定时输入一致信号的情况下，输出来自所述运算电路的输出信号，而在所述判别部在判别定时输入了不一致信号之后，输出特定的固定值来代替来自所述运算电路的输出信号。

在本发明中，只在输出信号和延迟信号一致的情况下输出输出信号，在输出信号和延迟信号不一致的情况下输出固定值。

只在比较了确定状态的输出信号和确定状态的延迟信号的情况下，输出信号和延迟信号才一致，因此，即使在由于异常的时钟的发生而引起输出信号和延迟信号不一致的情况下，也不输出不确定状态的输出信号。

附图说明

图1是示出实施方式1的信号处理装置的结构例的图。

图2是在实施方式1的信号处理装置中的时钟异常发生时的时序图。

图3是在实施方式1的信号处理装置中的正常时的时序图。

图4是示出一般的信号处理电路的结构例的图。

图5是在一般的信号处理电路中的正常时的时序图。

图6是在一般的信号处理电路中的时钟异常发生时的时序图。

图7是说明确定状态和不确定状态的图。

（附图标记说明）

1：运算电路；3：延迟元件；4：XOR元件；5：AND元件；6：触发器；7：带置位端的触发器；11：运算电路；16：触发器；61：触发器；100：信号处理装置。

具体实施方式

实施方式1.

在本实施方式中，在抑制追加电路的结构中，防止由于异常的时钟引起的故障数据的输出。

以下，首先说明一般的信号处理电路，然后说明本实施方式的信号处理装置。

图4是示出一般的信号处理电路的结构的图。

在图4中，粗线的连线表示输入输出多个比特的信号，细线的连线表示输入输出1比特的信号。

图4的信号处理电路将输入数据DI和密钥数据K作为输入来进行运算，并将其结果作为输出数据DO来输出。

图4的信号处理电路由运算电路11和触发器（flip-flop）16构成。

输入数据DI和密钥数据K被输入到运算电路11中，其结果作为多个比特的输出信号Dt被输出到多个比特的总线中。

输入数据DI和密钥数据K被输入到运算电路11中，运算结果作为输出信号Dt被输出。

运算电路11因为电路延迟而直至确定数据为止需要时间。