[发明专利]具有多个独立栅极晶体管的类反相器电路

说明书

技术领域

本发明的领域在于半导体器件，特别是那些在绝缘体上半导体衬底（SeOI衬底）上制作的半导体器件，该绝缘体上半导体衬底（SeOI衬底）包括通过绝缘层与基底衬底隔开的半导体材料的薄层。

本发明更具体地涉及一种类反相器（pseudo-inverter）SeOI电路，该类反相器SeOI电路基于施加于其的输入可以提供逻辑INV（反相）、NOR以及NAND功能，使得CMOS单元的标准库的整体可以根据本发明的单一电路进行描述。

本发明的优选应用涉及用于存储器单元的网络的字线驱动电路的制造。

背景技术

传统的DRAM（动态随机存取存储器）存储器单元通过关联晶体管和用于储存电荷的电容而形成。近期，已经提出了仅由一个晶体管构成的DRAM存储器单元。这个单元使用了用于储存电荷的浮动通道并且不需要任何附加的电容。

传统上存储器单元布局为存储器阵列，使得沿着存储器阵列的行布局的单元的晶体管的栅极共享字线，而沿着存储器阵列的列布局的单元的晶体管的源极共享位线。在存储器单元中储存的资料可以通过由字线表示的单行地址以及由位线表示的单列地址进行存取。

每个字线经由字线驱动电路进行控制，其本身通过行地址译码器而被驱动。

实际上，在DRAM存储器单元中的存取晶体管必须具有极低的泄漏，以尽可能长时间地保留信息。因此其阈值电压应当相对较高。这意味着必须施加相对大的电压在栅极上以便使其导通。应当注意，字线的电压还应当考虑被称为“衬底效应”的存储器单元的晶体管的阈值电压中源极受控变化。驱动晶体管的栅极的字线从而应当传送基本上高于额定电压1.5至2倍的电压。

传统的字线驱动电路因此相对庞大，特别是相对于存储器单元的尺寸，其通常造成集成问题（特别是对于依靠被称为“交错”技术的堆叠技术的需求，对于若干在对方之后（behind each other）的驱动电路以便寻址存储器单元的若干相邻的行）。

在图1中，显示了根据现有技术的字线驱动电路300，如在文献US2007/0109906中所描述。

驱动电路300经由字线WL寻址存储器单元100的行。电路300的全部节点具有高电压，除了来自行地址译码器330的输入信号Yi和Yi#。因此驱动电路300的晶体管必须支持高电压，特别是晶体管303和313。

通过考虑不同的互连，申请人能够估计到图1的驱动电路300的面积相当于大约6倍的晶体管303的面积。因此电路300被证实为格外浪费面积，特别是与利用单个晶体管形成的存储器单元的面积相比较。

在对方之后的若干驱动电路300交错则被证实为必要的，以便考虑间距的差别。

在图2a和图2b中显示了更简单的字线驱动电路。图2a显示了通过该电路提供的逻辑功能，而图2b显示了其可能的实施方案。

首先应该注意，该电路包括两个并联的逻辑NOR门2、3，具有公共输入MWL#并且具有作为另一个输入的单信号A或者其互补的A#。通过局部字线LWL_E和LWL_O形成输出。

然后应该注意，与图1的电路不同，图2a和图2b的电路供有通过行地址译码器1提供的高电压主字线信号MWL#。结果是多于图1的电路（大约二到4倍以上）的重大能量消耗。

在图2b上记录了申请人对相对于标示图1的晶体管303的宽度的附图标记W₃₀₃的每个晶体管的尺寸的估计。结果为总尺寸大约为6W₃₀₃。因此，图2a和图2b的电路被证实为实际上比图1的电路简单，虽然它保持了面积消耗。

发明内容

本发明的第一目的为提出一种电路，其不具有之前提到的缺点，特别是相对而言不是十分庞大、低消耗的电路，其可以用作在存储器阵列中的字线驱动电路。

本发明的另一个目的为提出一种特别简单且不是十分庞大的电路，其可以用于提供不同的逻辑功能。

在这个背景下，根据第一方面的本发明提出了一种电路，该电路包括在用于施加电源电位的第一和第二终端之间的与第二类型沟道的晶体管串联的第一类型沟道的晶体管，晶体管中的每一个为至少具有第一和第二独立控制栅极的多栅极晶体管，该第一和第二独立控制栅极布置为在横向上每一个在晶体管的沟道区域的一侧上，其特征在于，晶体管中至少一个配置为在施加至其第二控制栅极（G_2P、G_2N）的第二栅极信号的作用下以耗尽模式操作。

下面为该器件的特定优选但非限制性的方面：