[发明专利]使用前缀对ISA指令的标志非修改扩展

说明书

技术领域

本发明的各实施例一般涉及指令处理设备。更具体而言，本发明的各实施例涉及带有使用前缀的标志非修改扩展的指令处理设备。

背景

诸如整数寄存器之类的通用寄存器(GPR)中涉及的指令广泛地用于诸如x86体系结构之类的指令集体系结构(ISA)中。大多数x86GPR(例如，x87或单指令多数据(SIMD)/高级矢量扩展(AVX)寄存器之外的整数寄存器)操作写入到整数寄存器，并操纵x86算术标志寄存器。例如，诸如ADD指令之类的加法指令修改标志(例如，OF、SF、ZF、AF、CF以及PF标志)并更新GPR目的地。诸如INC之类的增大指令还修改标志(例如，OF、SF、ZF、AF、CF以及PF)并更新GPR目的地。这常常是不需要的修改，由于不需要的依赖关系链，还会增加复杂性和潜在的性能影响。

附图简述

本发明的各实施例是作为示例说明的，而不仅限于各个附图的图形，在附图中，类似的参考编号表示类似的元件。

图1是示出了根据一实施例的处理器的示例的框图。

图2是示出了根据一实施例的指令的示例的框图。

图3是示出了根据一实施例的处理器的示例的框图。

图4是示出了标志寄存器的示例的框图。

图5是示出了根据一实施例的与基于AVX的指令一起使用的VEX前缀编码的框图。

图6是示出了根据一实施例的处理指令的方法的流程图。

图7是示出了根据一实施例的数据处理系统的示例的框图。

图8是示出了根据另一实施例的数据处理系统的示例的框图。

具体实施方式

下面将参考下面所讨论的细节来描述本发明的各实施例和各方面，各个附图将示出各实施例。下面的描述和图形只是本发明的说明，而不作为对本发明的限制。描述了很多具体细节，以便全面地理解本发明的各实施例。然而，在某些实例中，没有描述公知的或常规的细节，以便提供对本发明的各实施例的简洁的讨论。

在本说明书中对“一个实施例”或“实施例”的引用意思是结合该实施例一起描述的特定特征、结构或特征可以被包括在本发明的至少一个实施例中。在本说明书中的不同位置出现短语“在一个实施例中”不一定都是指同一个实施例。

根据某些实施例，使用指令的前缀来当由处理器执行指令的操作码时提供是否应该修改寄存器的标志的指示。操作码可以是x86兼容的操作码(例如，x86旧式操作码)。在一个实施例中，当在处理器中接收到指令时，诸如指令解码器之类的处理逻辑被配置成检查前缀的一个或更多比特的比特模式，以判断指令的操作码在被执行时是否应该被允许修改诸如标志寄存器、状态寄存器和/或条件码寄存器等寄存器的标志。如果比特模式匹配预定的模式，则防止执行操作码的执行单元修改通常将通过操作码的执行修改的标志。

图1是示出了根据一实施例的处理器的示例的框图。参考图1，处理器100可以表示任何类型的指令处理设备。例如，处理器101可以是通用处理器。处理器100可以是各种复杂指令集计算(CISC)处理器、各种精简指令集计算(RISC)处理器、各种超长指令字(VLIW)处理器中的任何一种其各种混合型或全部其他类型的处理器中的任一个。在一个实施例中，处理器100包括接收和解码指令106的指令解码器101。指令解码器101生成并输出一个或多个微操作、微代码、入口点、微指令、其他指令或其他控制信号，它们反映或来源于指令106。指令解码器101可以使用各种不同的机制来实现。合适的机制的示例包括，但不仅限于，微代码只读存储器(ROM)、查找表、硬件实现、可编程逻辑阵列(PLA)等等。

处理器100还包括一个或多个执行单元102，该执行单元102可以包括算术逻辑单元或能够基于指令106来执行操作的另一种类型的逻辑单元。作为指令解码器101解码指令106的结果，执行单元102可以接收一个或多个微操作、微代码入口点、微指令、其他指令或其他控制信号，它们反映或来源于指令106。执行单元102可以作为指令106指出源操作数(SRC)108的结果而可操作，并将结果存储到寄存器组105的目的地操作数(DEST)109中。执行单元102可以包括可操作以执行指令或从指令106导出的其他控制信号的电路或其他执行逻辑(例如，与硬件和/或固件相结合的软件)，并相应地执行操作。执行单元102可以表示诸如逻辑单元、算术逻辑单元(ALU)、算术单元、整数单元等任何类型的执行单元。