[发明专利]用于电容器集成的TaAlC的原子层沉积(ALD)

说明书

技术领域

本发明的实施例涉及嵌入式电容器的领域，并且具体地涉及用于电容器集成的TaAlC的原子层沉积(ALD)。

背景技术

对于过去数十年，集成电路中特征的比例缩放已经成为不断发展的半导体工业背后的推动力。比例缩减至越来越小的特征实现了在半导体芯片的有限面积上的功能单元的提高的密度。例如，缩减的晶体管尺寸允许在芯片上包含更多数目的存储器件，导致了具有增大容量的产品的制造。然而，对于更大容量的驱使并非不存在问题。制造的每个器件都不具有任何细微缺陷的必要性变得越来越重要。

在金属-绝缘体-金属(MIM)电容器中，诸如例如由Nick Lindert于2011年3月4日提交的名为“Semiconductor Structure Having a Capacitor and Metal Wiring Integrated in a Same Dielectric Layer”的专利申请13/041,170中所述的MIM电容器之类的MIM电容器，以引用的方式将其全部引入本文中，重要的是保护绝缘体免受铜扩散并且确保金属层不包含由处理步骤形成的孔洞或者缺陷。

附图说明

图1是根据本发明实施例的包括TaAlC的ALD的示例性金属-绝缘体-金属(MIM)电容器的截面图的示意图。

图2是根据本发明实施例的包括TaAlC的ALD的示例性MIM电容器的截面图的示意图。

图3是根据本发明实施例的包括TaAlC的ALD的示例性MIM电容器的截面图的示意图。

图4是根据本发明实施例的用于电容器集成的TaAlC的原子层沉积(ALD)的示例性方法的流程图。

图5是根据本发明实施例的适用于电容器集成的TaAlC的原子层沉积(ALD)的示例性电子设备的框图。

具体实施方式

描述了用于电容器集成的TaAlC的原子层沉积(ALD)。在以下说明书中，陈述了多种具体细节，例如特定的金属层和材料，以便于提供对本发明实施例的透彻理解。对于本领域技术人员而言，在不采用这些特定细节的情况下也能够实施本发明的实施例是显而易见的。在其他情形下，诸如集成电路设计布图之类的已知特征并未详细描述，以便避免不必要地模糊本发明的实施例。此外，应该理解的是，附图中所示的各个实施例是示意性的表示，而未必按照比例绘制。

在本发明的方面中，嵌入式金属-绝缘体-金属(MIM)电容器包括TaAlC共形ALD层。例如，图1示出了根据本发明实施例的示例性MIM电容器的截面图。器件100可以包括衬底102、第一电介质层104、铜布线106、第二电介质层108以及MIM电容器110，所述MIM电容器110包括底部电极112、绝缘体层114以及顶部电极116。

在实施例中，衬底102由适用于半导体器件制造的材料构成。在一个实施例中，衬底102是由单晶材料构成的体衬底，所述单晶材料可以包括但是不限于硅、锗、硅锗或III-V族化合物半导体材料。在另一个实施例中，衬底102包括具有顶部外延层的体层。在具体实施例中，体层由单晶材料构成，所述单晶材料可以包括但不限于硅、锗、硅锗、III-V族化合物半导体材料或石英，而顶部外延层由可以包括但不限于硅、锗、硅锗、III-V族化合物半导体材料的单晶层构成。在另一个实施例中，衬底102包括在中部绝缘体层上的顶部外延层，所述中部绝缘体层在下部体层之上。顶部外延层由可以包括但不限于硅(例如用以形成绝缘体上硅(SOI)半导体衬底)、锗、硅锗、III-V族化合物半导体材料的单晶层构成。中部绝缘体层由可以包括但是不限于二氧化硅、氮化硅或氮氧化硅的材料构成。下部体层由可以包括但是不限于硅、锗、硅锗、III-V族化合物半导体材料或石英的单晶体构成。衬底102可以进一步包括掺杂的杂质原子。

根据本发明的实施例，衬底102之其上或者其中具有制造在硅衬底中并包封在电介质层中的互补金属氧化物半导体(CMOS)晶体管的阵列。多个金属互连可以形成在晶体管之上以及在周围的电介质层上，并且用于电连接晶体管以形成集成电路。在一个实施例中，集成电路用于DRAM。