[发明专利]在栅绕式架构中的锗和III‑V纳米线及纳米带的CMOS实现

说明书

技术领域

本发明的实施例通常涉及微电子器件架构和制造，且更特别地涉及CMOS的异质纳米线晶体管。

背景技术

硅CMOS技术已成为过去几十年来微电子器件的支柱。然而，摩尔定律将在某个点要求基于非硅器件技术的扩展。虽然早已在除了硅以外的材料(例如III-V族半导体)中制造微电子器件，在这些介质中的MOS技术从高容量制造(HVM)观点被认为是不成熟的。

当代III-V族技术的另一问题源于合理地配合得很好的n型和p型器件的缺乏，因为虽然III-V族材料系统具有高电子迁移率，但空穴迁移率低得多。因此，从高级硅CMOS到III-V族器件的过渡可能需要对到目前为止与基于硅的器件共同发展的电路设计的显著中断，且结果是依赖于CMOS逻辑的互补晶体管的可用性。

能够实现具有基于III-V族的微电子器件的CMOS的器件架构和制造技术提供了在更多的几十年间扩展摩尔定律的优点。

附图说明

本发明的实施例作为例子而不是作为限制被示出，且可参考当结合附图考虑时的下面的详细描述来更充分理解本发明的实施例，在附图中：

图1是根据一实施例的在同一衬底上的与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的等距视图；

图2A是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的沟道区的横截面的图示；

图2B是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的外赋区的横截面的图示；

图3A是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的沟道区的横截面的图示；

图3B是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的外赋区的横截面的图示；

图4A是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的沟道区的横截面的图示；

图4B是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的外赋区的横截面的图示；

图5A是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的沟道区的横截面的图示；

图5B是根据一实施例的穿过与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的外赋区的横截面的图示；

图6是示出根据一实施例的在同一衬底上制造与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的方法的流程图；

图7是示出根据一实施例的在同一衬底上制造与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的方法的流程图；

图8A和8B是示出根据本发明的一实施例的用于制造与PMOS IV族纳米线晶体管集成的NMOS III-V纳米线晶体管的起始衬底的横截面图示；以及

图9示出根据本发明的一个实施方式的计算设备。

具体实施方式

在下面的描述中，阐述了很多细节，然而，对本领域中的技术人员来说明显的是，可在没有这些特定细节的情况下实施本发明。在一些实例中，公知的方法和器件以方框图形式而不是详细地示出，以便避免使本发明难理解。在整个这个说明书中对“一实施例”的提及意味着联系该实施例描述的特定的特征、结构、功能或特性包括在本发明的至少一个实施例中。因此，短语“在一实施例中”在整个这个说明书的不同地方中的出现并不一定指本发明的同一实施例。此外，特定的特征、结构、功能或特性可在一个或多个实施例中以任何适当的方式组合。例如，第一实施例可与第二实施例在这两个实施例不相互排他的任何地方组合。

术语“耦合”和“连接”连同其派生词可在本文用于描述部件之间的结构关系。应理解，这些术语并不被打算作为彼此的同义词。更确切地，在特定的实施例中，“连接”可用于指示两个或多个元件彼此直接物理或电接触。“耦合”可用于指示两个或多个元件彼此直接或间接(利用在它们之间的其它中间元件)物理或电接触，和/或两个或多个元件彼此协作或交互(例如在产生影响的关系中)。