[发明专利]用于时钟选通的机制

说明书

技术领域

本发明的实施例涉及用于管理时钟信号的分布的技术。更具体地说，本发明的实施例涉及用于通过多组件封装(MCP)内的接口选择性地禁用时钟信号的分布的技术。

背景技术

逻辑电路通常并不是始终处活动的。降低功耗的一种方案是停用或者减慢或以其它方式更改未在使用中的逻辑电路的操作状态以降低功耗。为实现降低功耗目的，各种技术已被开发以控制操作状态。

附图说明

在附图中，本发明的实施例以示例方式而不是限制方式示出，图中，相似的标号表示类似的元件。

图1是在至少两个芯片之间具有封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。

图2是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。

图3是具有可选择性地禁用的分布式时钟信号的接口的一个实施例的框图。

图4是利用有效时钟信号的一实施例的示例时序图。

图5是电子系统的一个实施例的框图。

图6是数据传送的示例时序图。

图7是具有合并脉冲的数据传送的示例时序图。

具体实施方式

在下面的描述中，陈述了许多特定细节。然而，实现本发明的实施例可无需这些特定的细节。在其它情况下，公知的电路、结构和技术未详细示出以免混淆对此描述的理解。

本文中所述是通过在具有极低功率、面积和等待时间的多芯片封装(MCP)中的芯片之间提供极高带宽I/O来解决常规I/O接口的问题的封装上I/O (OPIO)接口。与常规I/O相比，OPIO例如可用于以每带宽效率每比特和面积更低能量级将处理器互连到MCP中的存储器（SRAM/DRAM/其它存储器）、另一过程、芯片集、图形处理器或任何其它芯片。

本文中所述接口的各种实施例包括一个或更多个以下组件：(1)在具有相对小的管芯到管芯间隙的MCP中的IC芯片之间的单端高速I/O接口（例如，CMOS接口）；(2)无端接或极弱端接并且无均衡的阻抗调谐的传送器（例如，CMOS传送器）和接收器；(3)用于具有长度匹配的路由选择以最小化或消除每引脚抗扭斜的信号集群的转发的时钟信号；和/或(4)降低的静电放电(ESD)保护以提供更低的垫（pad）电容和更高的数据率。

MCP中的紧密芯片组装允许非常短的长度匹配的I/O迹线，这又允许本文中描述的OPIO体系结构使用简化的单端I/O和计时电路在高带宽运行以降低功率、面积和等待时间。在一个实施例中，具有最小凸起间距的高速单端I/O降低了用于要求的带宽的凸起限制硅面积。

在一个实施例中，无或弱接收器端接和无均衡的CMOS传送器和接收器的使用能够降低I/O功率。由于降低时钟功率的仔细的长度匹配的路由选择，能够实现具有每信号集群的转发的时钟和无每引脚抗扭斜的简化计时。因此，本文中所述OPIO体系结构以极低功率、面积和等待时间在芯片之间提供高带宽。具有OPIO的MCP提供产品、过程和管芯面积灵活性而无显著的功率和面积开销。本文中的OPIO体系结构也能够扩展成具有完全ESC保护用于更低数据率的小型移动应用的紧密离散封装。多级（例如，M-PAM）信令能够在更高数据率用于抑制时钟频率。

图1是在至少两个芯片之间具有封装上输入/输出(OPIO)接口的多芯片封装(MCP)的一个实施例的框图。图1的示例示出具有接口的两个芯片；然而，封装内任何数量的芯片能够使用本文中所述技术互连。

封装100可以是可包含多个集成电路芯片的任何类型的封装。在图1的示例中，封装100包含芯片120和芯片140。这些芯片例如可以是处理器、存储器芯片、图形处理器等。

在一个实施例中，芯片120包括OPIO传送器125和OPIO接收器130。类似地，芯片140包括OPIO传送器145和OPIO接收器150。传送器125与接收器150耦合，并且传送器145与接收器130耦合。

在一个实施例中，在芯片120与芯片140之间的间隙175相对小。在一个实施例中，间隙175不到20毫米。在一个实施例中，间隙175不到10毫米。在一个实施例中，间隙175大约为3毫米。在其它实施例中，间隙175可不到3毫米。通常，间隙175越小，在芯片之间可提供的带宽越大。