[发明专利]浮点缩放处理器、方法、系统和指令

说明书

一方面的一种方法包括接收浮点缩放指令。浮点缩放指令指示包括一个或多个浮点数据元素的第一源、包括一个或多个相应浮点数据元素的第二源、以及目的地。响应于浮点缩放指令，将结果存储在目的地中。结果包括一个或多个相应结果浮点数据元素，每个结果浮点数据元素都包括第二源的相应浮点数据元素乘以第一源的一个或多个浮点数据元素的基数的代表第一源的相应浮点数据元素的整数次幂。公开了其它方法、装置、系统和指令。

背景技术

技术领域

实施例涉及处理器。具体地，实施例涉及响应于浮点缩放指令对浮点数进行缩放的处理器。

背景信息

浮点数通常用在处理器、计算机系统和其它电子设备中。浮点数的一个优点是它们允许以相对紧凑的数值格式和/或位数表示宽范围的数值。

现有技术中已知若干不同的浮点格式。浮点格式通常将用于表示浮点数的位分配成若干连续字段，称为浮点数的符号、有效位和指数。

在本领域中已知用于处理浮点数的各种机器指令。例如，本领域中已知用于在浮点和整数值之间转换的机器指令。

附图说明

可通过参考以下描述以及用于示出实施例的附图最佳地理解本发明。在附图中：

图1是具有含一个或多个浮点缩放指令的指令集的处理器的实施例的框图。

图2是具有操作用于执行浮点缩放指令的实施例的浮点执行单元的指令处理装置的实施例的框图。

图3是示出可响应于浮点缩放指令的实施例而执行的浮点缩放操作的实施例的框图。

图4A-E是示出适当的浮点格式的示例实施例的框图。

图5是处理浮点缩放指令的实施例的方法的实施例的流程框图。

图6A-C是示出可对打包32位单精度浮点数据执行的浮点缩放操作的实施例的框图。

图7A-B是示出可对打包64位双精度浮点数据执行的浮点缩放操作的实施例的框图。

图8是示出可对标量32位单精度浮点数据执行的浮点缩放操作的实施例的框图。

图9是示出可对标量64位双精度浮点数据执行的浮点缩放操作的实施例的框图。

图10是具有数据元素广播的浮点缩放操作的实施例的框图。

图11是示出经掩码的浮点缩放操作的实施例的框图。

图12是示出打包数据操作掩码寄存器的实施例的框图。

图13是示出带加法的浮点缩放操作的实施例的框图。

图14是浮点缩放指令的指令格式的实施例的框图。

图15是打包数据寄存器的实施例的框图。

图16是包括存储浮点缩放指令的机器可读存储介质的制品的框图。

图17A是示出根据本发明的实施例的通用向量友好指令格式及其A类指令模板的框图。

图17B是示出根据本发明的实施例的通用向量友好指令格式及其B类指令模板的框图。

图18是示出根据本发明的实施例的示例性专用向量友好指令格式的框图。

图18B是示出根据本发明的一个实施例的构成完整操作码字段的具有专用向量友好指令格式的字段的框图。

图18C是示出根据本发明的一个实施例的构成寄存器索引字段的具有专用向量友好指令格式的字段的框图。