[发明专利]基于rd‑的8b/10b解码电路

说明书

技术领域

本发明涉及一种解码电路，尤其涉及一种基于rd-的8b/10b解码电路。

背景技术

8b/10b，也叫做8比特/10比特，是目前许多高速串行总线采用的编码机制，如1394b、Serial ATA、PCI Express、Infini-band、Fibre Channel(网状通道)、RapidIO等总线或网络等。

8b/10b编码的特性之一是保证DC平衡，采用8b/10b编码方式，可使得发送的“0”、“1”数量保持基本一致，连续的“1”或“0”不超过5位，即每5个连续的“1”或“0”后必须插入一位“0”或“1”，从而保证信号DC平衡，它就是说，在链路超时时不致发生DC失调。通过8b/10b编码，可以保证传输的数据串在接收端能够被正确复原，除此之外，利用一些特殊的代码(在PCI-Express总线中为K码)，可以帮助接收端进行还原的工作，并且可以在早期发现数据位的传输错误，抑制错误继续发生。8b/10b编码是将一组连续的8位数据分解成两组数据，一组3位，一组5位，经过编码后分别成为一组4位的数据和一组6位的数据，从而组成一组10位的数据发送出去。相反，解码是将1组10位的输入数据经过变换得到8位数据位。数据值可以统一的表示为DX.Y或KX.Y，其中D表示为数据字符，K表示为控制字符，X表示输入的原始数据的低5位EDCBA，Y表示输入的原始数据的高3位HGF。

现有8b/10b解码电路大多采用查表的方法实现8b/10b解码，以数据字符的8b/10b解码为例，现有8b/10b解码电路需512个宽度为8比特的寄存器来存储相关数据，占用的存储器资源较多。

发明内容

本发明所要解决的技术问题是提供一种基于rd-的8b/10b解码电路，能大量节省存储器资源。

为解决上述技术问题，本发明提供的基于rd-的8b/10b解码电路由6b预处理模块、4b预处理模块、基于rd-的5b/6b数据字符解码器、基于rd-的5b/6b控制字符解码器、基于rd-的3b/4b数据字符解码器、基于rd-的3b/4b控制字符解码器、数据合并模块以及两个异或模块构成；

外部输入数据为10比特数据，该10比特数据拆分为前6比特数据和后4比特数据，所述前6比特数据输入到所述6b预处理模块，所述后4比特数据输入到所述4b预处理模块；

一当前字符极性信号，分别输入到所述6b预处理模块和第一异或模块；该当前字符极性信号表示当前输入字符的极性，所述6b预处理模块在当前字符极性信号的控制下对所述前6比特数据进行预处理操作，并输出第一数据字符数据，第一控制字符数据和第一极性变化标示符信号；

第一异或模块用于对所述当前字符极性信号和所述第一极性变化标示符信号进行异或处理并输出第二字符极性信号；

所述第二字符极性信号分别输入到所述4b预处理模块和第二异或模块；所述4b预处理模块在第二字符极性信号的控制下对所述后4比特数据进行预处理操作，并输出第二数据字符数据，第二控制字符数据和第二极性变化标示符信号；

第二异或模块用于对所述第二字符极性信号和所述第二极性变化标示符信号进行异或处理，产生下一字符极性信号，并将所述下一字符极性信号对外输出；

所述第一数据字符数据输入到所述基于rd-的5b/6b数据字符解码器进行处理，并输出第一数据字符解码数据和第一数据字符解码标示符信号；

所述第一控制字符数据输入到所述基于rd-的5b/6b控制字符解码器进行处理，并输出第一控制字符解码数据和第一控制字符解码标示符信号；

所述第二数据字符数据输入到所述基于rd-的3b/4b数据字符解码器进行处理，并输出第二数据字符解码数据和第二数据字符解码标示符信号；

所述第二控制字符数据输入到所述基于rd-的3b/4b控制字符解码器进行处理，并输出第二控制字符解码数据和第二控制字符解码标示符信号；

所述第一数据字符解码数据、第一数据字符解码标示符信号、所第一控制字符解码数据、第一控制字符解码标示符信号、第二数据字符解码数据、第二数据字符解码标示符信号、第二控制字符解码数据和第二控制字符解码标示符信号输入到所述数据合并模块，进行处理并输出一8比特的输出数据和一指示符信号。

本发明能大量节省存储器资源，以数据字符的8b/10b解码为例，本发明只需8个3比特和32个5比特的寄存器来存储数据，所占存储资源仅为现有8b/10b解码电路的4.492％，资源节省效果非常显著。

附图说明