[发明专利]通过训练加修正配置DDR3中数据选通信号延时的方法

权利要求书

1. 一种通过训练加修正配置DDR3中数据选通信号延时的方法，其特征在于，包括如下步骤：

步骤一：印制电路板PCB设计中，通道内所有数据组做严格延时等长控制；

步骤二：进行写操作数据选通信号延时训练所需的基本配置，给每个数据组配置一个能够满足基本的读操作的参数，包括控制器接受数据窗口开启的时机、读操作中数据选通信号针对数据的延时、写操作中数据针对数据选通信号的延时；

步骤三：进行通道内所有数据组的写操作数据选通信号延时训练，然后统计得到所有数据组写操作数据选通信号延时可配置的范围；

步骤四：根据内存模组的时钟信号的飞越总线在相邻两两内存芯片之间的延时差值来制作修正表，并根据修正表修正各个数据组写操作数据选通信号延时可配置的范围；

步骤五：对各个数据组的修正后写操作数据选通信号延时可配置的最大值与最小值分别求平均值，将该平均值作为写操作数据选通信号延时最终值；

步骤六：将各个数据组的写操作数据选通信号延时最终值写入相应的延时寄存器，控制相应写操作时序。

2. 根据权利要求1所述的方法，其特征是所述严格延时等长控制是指从内存控制器芯片内部延时加上PCB板上的各段PCB走线的总延时，在数据组与数据组之间保持严格的总延时等长，而非线长等长控制，且总延时需要计入内存控制器所在芯片的芯片内部引脚封装延时。

3. 根据权利要求2所述的方法，其特征是所述数据组与数据组之间总延时的差值需要控制在40ps以下。

4. 根据权利要求1所述的方法，其特征是所述控制器接受数据窗口开启的时机需选择在读准备过程中，可配置宽度大于0.9个时钟周期；所述读操作中数据选通信号针对数据的延时、写操作中数据针对数据选通信号的延时均配置为0.25个时钟周期。

5. 根据权利要求1所述的方法，其特征是所述写操作数据选通信号延时训练的步骤如下：

（1）先对某一数据组进行写操作数据选通信号延时训练，将此数据组的写操作数据选通信号的延时值设为寄存器本身能设的最大值；

（2）发出写操作；

（3）发出读操作，读取步骤（2）写操作写进去的值，检查此数据组读取的值是否正确；

（4）将此数据组的写操作数据选通信号的延时值逐一减小，每次减小1；每设一个数据选通信号延时值就做一次写操作，检查读取的值与写进去的值是否一致；

（5）以满足写进去再读出来数据组对应值正确为条件，统计此数据组可配置的写操作数据选通信号延时值的范围，即写进去再读出来正确的写操作数据选通信号延时值的最小值与最大值；

（6）完成此数据组的写操作数据选通信号延时训练，并按以上步骤完成通道内所有数据组的写操作数据选通信号延时训练。

6. 根据权利要求1所述的方法，其特征是所述修正之前需要先根据各个数据组写操作数据选通信号延时可配置的范围值大小，来判断是不需修正的有效值，还是需要修正的无效值：

（1）若等于写操作数据选通信号延时寄存器能设的最大值或者最小值，那么遭遇边界，为无效值，遭遇边界的无效值需要根据修正表进行修正；

（2）若大于写操作数据选通信号延时寄存器能设大的最小值且小于能设的最大值，那么为有效值，修正值和原来值相等。

7. 根据权利要求6所述的方法，其特征是所述修正是以被修正数据组对应的内存芯片与作为修正基准的内存芯片之间的时钟信号的飞越总线走线延时差为修正幅度，具体计算方法为：将内存芯片相邻两两之间的长度差值记为L_Φ和L_Ψ，其中L_Ψ代表内存模组上位于中间的两个芯片之间的长度差值，L_Φ代表其余的相邻芯片两两之间的长度差值；将L_Φ、L_Ψ转化为延时差值T_Φ和T_Ψ，T_Φ=174ps/inch* L_Φ，T_Ψ=174ps/inch* L_Ψ；再将T_Φ、T_Ψ转化为对应写操作数据选通信号延时寄存器最小单元个数Φ和Ψ，Φ= T_Φ/t，Ψ=T_Ψ/t，其中t是写操作数据选通信号延时寄存器最小单元；Φ和Ψ便是用来修正写操作数据选通信号延时可配置范围的修正值。