[发明专利]通过训练加修正配置DDR3中数据选通信号延时的方法

说明书

技术领域

    本发明涉及计算机领域的内存控制器，尤其是DDR3内存控制器写操作数据选通信号延时配置方法。

背景技术

 双倍数据速率2（DDR2）中，内存模组（Module）上，时钟信号（Clock）、地址信号（Address）、命令信号（Command）、控制信号（Controll）采用T型走线方式导致这些信号在传输的过程中反射及衰减严重，导致了DDR2的数据传输频率受到限制。在双倍数据速率3（DDR3）中，内存模组上，时钟信号、地址信号、命令信号、控制信号采用飞越总线（Fly-By Bus）走线方式，以尽量减少这些信号的反射与衰减，让内存频率能够跑的更高。

DDR3采用Fly-By Bus走线方式之后，频率的瓶颈是解决了，可是同时又带来一个麻烦，那就是同一个通道（Channel）内每个内存芯片接收到时钟信号、地址信号、命令信号、控制信号的时间都不一样，因为Fly-By Bus走线依次经过每个内存芯片，而信号在印制电路板传输线（PCB Trace）上面传输必然带来物理延时。举例说明，在DDR3无缓冲双列直插模组中，Fly-By Bus走线经过的第一个内存芯片与经过的最后一个内存芯片之间的时钟信号延时差达到1ns之多。在DDR3中， 800MT/s对应的时钟长度为2.5ns，1600MT/s对应的时钟长度为1.25ns，足可以看出在DDR3中，Fly-By Bus走线经过的第一个内存芯片与经过的最后一个内存芯片之间的延时差不容忽视。

写操作中，内存芯片要求控制器发来的数据选通信号（DQS）的上升沿和控制器发来的时钟信号（Clock）的上升沿尽量对齐。每个内存芯片接收到时钟信号的时间点是不一样的，换句话说，内存控制器需要对各个数据组的写操作数据选通信号（Write DQS）延时做单独配置。

内存控制器要保证所有内存芯片都能正常接收控制器发来的数据，每个内存芯片都需满足DQS上升沿与Clock上升沿之间的相位差（tDQSS）的规范（Spec）。理论上tDQSS越小越好，即Write DQS与Clock完全对齐。按照固态技术协会（JEDEC）协议的定义，|tDQSS|<1/4Tck，Tck指时钟周期，即数据选通信号与时钟信号之间的相位差允许达到25%的时钟周期长度。

在JEDEC协议中，定义了一种叫做写水准测量（Write Leveling）的方式，以让所有内存芯片满足DQS上升沿与Clock上升沿之间的相位差tDQSS的规范（Spec）。写水准测量方式的实现步骤如下：

1、上电之后，开始内存正常读写操作之前，让内存控制器进入写水准测量模式；

2、内存控制器往内存芯片发不同相位的DQS，即将Write DQS的延时值一直从大往小设置，每设置一个延时值，内存控制器对应发出一个DQS；

3、内存芯片用控制器发过来的DQS去采样Clock；

4、当采样到的Clock由0变为1时，从某个数据信号（DQ）反馈值给控制器；

5、控制器收到反馈后，将当前的Write DQS延时值作为最终值。

    该写水准测量方式需要在内存控制器定义大量的Write Leveling寄存器，并需要大量相应代码配合完成控制器与内存芯片之间的交互，手段复杂，给实践应用造成很多不便。

专利公开号为CN1855302A的专利申请公开了一种用于DRAM器件的数据选通同步的方法和设备，该申请提供了用于检测数据选通信号和时钟信号之间的相位差、并使用所检测到的相位差来调节信号定时的方法，该方法主要是通过添加相位检测电路和可调节延迟电路的方式实现数据选通同步。由于该方法是对硬件做出的改进，对技术工艺水平要求较高，同时也增加了产品成本。

发明内容

为了解决采用Fly-By走线方式带来的内存控制器对各个数据组Write DQS延时配置的难题，实现合理配置数据组的写操作数据选通信号延时值，本发明提供了一种通过训练加修正配置DDR3中数据选通信号延时的方法，其基本原理是利用DDR3内存模组的时钟信号的飞越总线（Fly-By Bus）走线经过的每个内存芯片之间时钟信号（Clock）走线的物理延时差，即飞越总线在相邻两两内存芯片之间的延时差值，来修正数据组的Write DQS延时值。

本发明方法主要包括如下步骤：

步骤一：印制电路板PCB设计中，通道内所有数据组做严格延时等长控制，而非线长等长控制，并且需要计入内存控制器芯片内部封装延时；