[发明专利]半导体集成器件及其操作方法

说明书

技术领域

本发明涉及配备有模数转换器的半导体集成电路及其操作方法，并且还涉及对降低噪声有效的技术，该噪声来自按照很难事先预测的操作时序来操作的噪声源元件等。

背景技术

在诸如并入了模数(A/D)转换器的微计算机和微控制器之类的半导体集成电路中，外部供应的模拟信号由A/D转换器转换成数字信号，并且该数字信号被供应给中央处理单元(CPU)。

在以下列出的专利文献1中，对并入了A/D转换器的微计算机进行了描述。模拟多路复用器与A/D转换器的输入端耦接以选择由多个外部端子供应的多个模拟信号中的一个。所并入的A/D转换器被配置为逐次逼近型A/D转换器，其包括采样和保持电路类型的比较器电路、数字单元、逐次逼近寄存器和本地DA转换器。

安装于半导体集成电路中的A/D转换器需要将外部输入的模拟信号精确地转换成数字信号。但是，这些模拟信号尤其是受来自半导体集成电路的半导体芯片内部的逻辑电路或者半导体集成电路安装于其上的安装基板上的逻辑电路的各种噪声所影响。因此，由A/D转换产生的数字信号包括一些噪声。

在以下列出的专利文献2中，描述了数字/模拟混合的集成电路，在该集成电路中，为了防止包括采样和保持电路的模拟电路的信噪比被由数字电路的操作时钟所生成的噪声而劣化，数字电路的操作时钟与包括采样和保持电路的模拟电路的操作时钟通过例如根据单个参考时钟来生成这两个时钟而彼此同步。此外，通过使用逻辑电路，将采样和保持电路的操作时钟设置为具有对于自数字电路的操作时钟的变化点起的固定时段的时滞。因此，避免了使采样和保持电路的操作时钟的时序与数字电路的操作时钟的时序一致。于是，采样和保持电路总是能够在没有噪声产生的时段内保持模拟信号。以这种方式，能够实现防止模拟电路的信噪比劣化的目的。

[相关文献]

[专利文献]

[专利文献1]日本公开的未经审查的专利申请No.2005-26805

[专利文献2]日本公开的未经审查的专利申请No.Hei 1(1989)-206726

发明内容

本发明人在构想本发明之前从事被并入微计算机中的A/D转换器的研发工作。因为该A/D转换器需要具有高精度，所以防止噪声的对策是必要的。

因此，本发明人在构想本发明之前检测了在上述专利文献2中所描述的用于防止因噪声所致的劣化的方法。但是，在这种用于防止因噪声所致的劣化的方法中，在采样和保持电路的操作时钟的时序与数字电路的操作时钟的时序之间的偏移量(迟滞时间间隔)被设置为由逻辑电路事先预测到的固定时段。因此，揭示了以下问题：对于来自按照很难事先预测的操作时序来操作的噪声源元件等的噪声，无法防止因该噪声所致的劣化。更具体而言，由于高速操作的各种高功能性模块被并入大规模集成的新近的半导体集成电路中，因而很难事先预测此类高功能性模块的操作时钟的时序。此外，对于其他高功能性器件，例如安装于半导体集成电路外部的安装基板上的高速操作的高速逻辑电路，同样难以事先预测它们的操作时钟的时序。

本发明是基于以上所提到的由本发明人在构想本发明之前所进行的检测结果来设计的。

因此，本发明的一个目的是降低来自按照很难事先预测的操作时序来操作的噪声源元件等的噪声。

本发明的另一个目的是降低来自按照很难事先预测的操作时序来操作的半导体集成电路内部的高功能性模块或者安装于安装基板上的高功能性器件等的噪声。

本发明的上述的及其他的目标和新特征根据下面在本说明书中的描述和附图将变得清楚。

在本申请中所公开的发明的典型方面被总结如下。

根据本发明的一种示例性实施例的半导体集成电路1在半导体芯片中包括：包含采样和保持电路1211及A/D转换电路1212的A/D转换器121，以及中央处理单元21。

模拟输入信号(Vin)在保持期内由采样和保持电路供应给A/D转换电路的输入端，以及数字输出信号(D₀到D_N-1)由A/D转换电路的输出端生成。

中央处理单元执行数字输出信号的数据处理。

半导体集成电路在半导体芯片中还包括时钟发生单元30以及采样和保持信号发生电路123。

时钟发生单元生成供应给中央处理单元的操作时钟信号(φ_CLK)以及供应给采样和保持信号发生电路的时钟输出信号(φ_O)。