[发明专利]一种提取互连线方块电阻的方法和装置

说明书

技术领域

本发明涉及集成电路制造和电子设计自动化领域，具体涉及一种互连线方块电阻提取的方法和装置。

背景技术

在集成电路(Integrated Circuit，IC)制造过程中，金属、电介质和其他材料被采用如物理气相沉积、化学气相沉积在内的各种方法制作在硅片的表面，以形成分层的金属结构，每一层金属之间又用多个金属填充的通孔相连，使得电路具有很高的复杂性和电路密度。集成电路性能的一个重要指标是路径延时，即从一个输入到一个输出所需要的时间，集成电路的路径延时包括器件延时以及器件之间的互连线延时。互连线的寄生参数由互连线的材料、几何信息如宽度长度高度等以及互连线间参数如距离、正对长度等决定。随着工艺节点的减小以及器件数量的增加，互连线的延时在总延时中所占比例越来越大。互连线的延时主要决定于互连线的寄生参数，如电阻、电容、电感等，通常在布线过程后利用寄生参数提取工具对集成电路进行提取。提取互连线寄生电阻时，通常采用集成电路代工厂提供的方块电阻值按照下式计算，

R=RSLW]]>

其中R为互连线寄生电阻，Rs为互连线方块电阻，L为互连线长度，W为互连线宽度。代工厂提供的方块电阻值通常在一定的版图图形中测量得到，认为互连线的厚度均匀。

但是，在每一层金属结构的制造中，为了保证金属层表面的平整度，通常使用化学机械抛光(Chemical Mechanical Polishing，CMP)工艺，借助抛光液的化学腐蚀作用以及超微粒子的研磨作用来平坦化金属和介质层。当集成电路工艺节点降低到90nm以下，尤其到65nm和45nm以下时，CMP过程之后的金属层厚度对底层金属形貌的依赖问题凸显出来，由于底层金属形貌不同而产生的金属层厚度变化可大于30％。同时CMP工艺还带来金属和介质层表面形貌变化的问题，形成金属碟形和介质层侵蚀，这些问题也与集成电路版图中金属互连线宽和线间距有关。因此，CMP过程中的版图不同位置的互连线具有不同的厚度，互连线的厚度依赖于线宽、线间距等版图信息。而互连线的方块电阻为电阻率与互连线厚度的比值，因此，CMP过程中的互连线图形依赖性会使得版图不同位置的互连线具有不同的厚度，从而具有不同的方块电阻值，即互连线的方块电阻依赖于线宽、线间距等版图信息。这就意味着如在不同的版图位置采用代工厂提供的单一方块电阻值，就会导致不准确的方块电阻值预测。

发明内容

本发明考虑CMP工艺过程中互连线的厚度依赖于线宽、线间距等信息，使提取的互连线方块电阻更准确。

为了达到上述目的，本发明提供一种提取互连线方块电阻的方法，包括步骤：

设计并制造测试版图，所述测试版图包括若干个区域，所述若干个区域中每个区域的互连线线宽和/或线间距不同；

测量所述测试版图每个区域的表面形貌信息和电阻；

根据所述表面形貌信息提取所述测试版图每个区域的等效厚度；

根据所述电阻值和等效厚度提取所述测试版图每个区域的等效电阻率；

提取待提取版图不同区域的互连线厚度，所述待提取版图与测试版图采用相同工艺制造，所述待提取版图不同区域的互连线线宽和/或线间距不同；

根据所述待提取版图不同区域的互连线厚度与测试版图相应区域的等效电阻率提取所述待提取版图不同区域的互连线方块电阻。

相应地，本发明还提供一种提取互连线方块电阻的装置，包括：

版图提供模块，所述版图提供单元包括测试版图提供单元和待提取版图提供单元；所述测试版图提供单元提供包括若干个区域的版图，所述若干个区域的互连线线线宽和/或线间距不同；

测量模块，所述测量模块包括形貌测量单元和电阻测量单元，用于对测试版图提供单元提供的测试版图中的若干个区域进行形貌测量和电阻测量；

参数提取模块，所述参数提取模块包括等效厚度提取单元、等效电阻率提取单元和互连线厚度提取单元，其中，所述等效厚度提取单元用于根据所述形貌测量单元提供的表面形貌测量结果提取测试版图中每个区域的等效厚度；所述等效电阻率提取单元用于根据所述电阻测量单元的测量结果和等效厚度提取单元提取的等效厚度提取测试版图中每个区域的等效电阻率；所述互连线厚度提取单元用于提取待提取版图中不同区域的互连线厚度；