[发明专利]较小等离子损伤的高密度等离子体沉积方法

说明书

技术领域

本发明涉及一种等离子体沉积方法，尤其涉及一种能够减小沉积过程中等离子损伤的沉积的方法。

背景技术

随着半导体技术的飞速发展，单个芯片上所能承载的晶体管数量以惊人的速度增长，与此同时，半导体制造商们出于节约成本的需要迫切地希望单个晶圆上能够容纳更多的芯片。这种趋势推动了半导体器件特征尺寸的显著减小，相应地也对芯片制造工艺提出了更高的要求，其中一个具有挑战性的难题就是绝缘介质在各个薄膜层之间均匀无孔的填充，以提供充分有效的隔离保护，包括浅槽隔离(Shallow-Trench-Isolation)，金属前绝缘层(Pre-Metal-Dielectric)，金属层间绝缘层(Inter-Metal-Dielectric)等等。

此前，大多数芯片厂普遍采用等离子体增强化学气相沉积(PE CVD)进行绝缘介质的填充。这种工艺对于大于0.8微米的间隔具有良好的填孔效果，然而对于小于0.8微米的间隔，用PE CVD工艺一步填充具有高的深宽比(定义为间隙的深度和宽度的比值)的间隔时会在间隔中部产生夹断

为了解决这一难题，淀积-刻蚀-淀积工艺被用以填充0.5微米至0.8微米的间隙，也就是说，在初始淀积完成部分填孔尚未发生夹断时紧跟着进行刻蚀工艺以重新打开间隙入口，之后再次淀积以完成对整个间隙的填充。随着半导体器件特征尺寸的不断减小，这种淀积-刻蚀-淀积的工艺流程被循环使用以满足填充更小间隙的要求。显而易见，为了填充越小的间隔， 需要被执行越来越多的工艺循环，在不断降低产量的同时也显著增加了芯片成本，而且由于本身工艺的局限性，即便采用循环工艺，PE CVD对于小于0.5 微米的间隙还是无能为力。

其他一些传统CVD工艺，如常压CVD(APCVD)和亚常压CVD(SACVD)虽然可以提供对小至0.25 微米的间隔的无孔填充，但这些缺乏等离子体辅助淀积产生的膜会依赖下层表面而显示出不同的淀积特性，另外还有低密度和吸潮性等缺点，需要PE CVD增加上保护层和下保护层，或者进行后淀积处理(如退火回流等)。这些工序的加入同样提高了生产成本，增加了整个工艺流程的步骤和复杂性。

在探索如何同时满足高深宽比间隙的填充和控制生产成本的过程中诞生了高密度等离子体化学气相淀积(HDP CVD)工艺，它的突破创新之处就在于，在同一个反应腔中同步地进行淀积和刻蚀的工艺。具体来说，在常见的HDP CVD 制程中，淀积工艺通常是由SiH₄和O₂的反应来实现，而蚀刻工艺通常是由Ar和O₂的溅射来完成。

HDP CVD 工艺自问世以来凭借其独特的在高密度等离子体反应腔中同步淀积和刻蚀绝缘介质的反应过程实现了在较低温度下对高深宽比间隔的优良填充，其所淀积的绝缘介质膜具有高密度，低杂质缺陷等优点，同时对硅片有优良的粘附能力，因此，HDP CVD工艺自20 世纪90 年代中期开始被先进的芯片工厂采用以来，以其卓越的填孔能力、稳定的淀积质量、可靠的电学特性等诸多优点而迅速成为0.25 微米以下先进工艺的主流，使HDP CVD 工艺迅速取代其他传统工艺而一举成为先进半导体制程中对超细间隔进行绝缘介质填充的首选。

但由于HDP CVD工艺具有同时进行沉积和蚀刻的特点，其需要较高的等离子体密度以及较大功率的射频电源，通常所用的射频功率为5000瓦以上。因此，利用HDP CVD方法在形成PMD时，由于其等离子体密度高、功率大以及生长的时间长，在实际生产过程中，等离子体会造成对栅极氧化层的损伤，使其漏电流增加，器件的可靠性下降。

HDP 方法淀积可以大致分为两个步骤，第一步是利用无偏置的射频电源淀积一层富氧二氧化硅做为保护层，由于该保护层利用无偏置的射频电源淀积，其等离子体轰击的效果较小，但是填充能力较差，通常淀积的厚度在100－200A左右；第二步是用含有偏置的射频电源淀积主体薄膜，由于有第一步所淀积的二氧化硅做为保护层，第二步淀积主体薄膜的过程中，其等离子体的损伤会被保护层部分吸收，从而在整体上来看，HDP淀积的过程其等离子体损伤较小。

然而在实验中发现，为了能够填充到更小的尺寸，需要不断的加大HDP第二步淀积中的偏置射频电源功率，从而其等离子体损伤也逐渐增大。

发明内容

为了降低HDP CVD过程中等离子造成的损伤，本发明提供了一种较小等离子损伤的高密度等离子体沉积方法，通过改变HDP保护层的材质，减小了在HDP CVD制程沉积过程中所带来的等离子体损伤。

因此，本发明的目的是提供一种较小等离子损伤的高密度等离子体沉积方法，具体地，步骤包括：