[发明专利]一种内嵌齐纳触发结构的可控硅器件

说明书

技术领域

本发明属于集成电路静电防护技术领域，具体涉及一种内嵌齐纳触发结构的可控硅器件。

背景技术

随着电子信息技术的迅速发展，当前半导体器件日益趋向小型化、高密度和多功能化，特别是像时尚消费电子和便携式产品等对主板面积要求比较严格的应用，很容易受到静电释放(ESD)的影响。静电是时时刻刻到处存在的，在60年代，随着对静电非常敏感的MOS器件的出现，静电问题也出现了，到70年代静电问题越来越来严重，80-90年代，随着集成电路的密度越来越大，一方面其二氧化硅膜的厚度越来越薄(微米变到纳米)，其承受的静电电压越来越低；另一方面，产生和积累静电的材料如塑料，橡胶等大量使用，使得静电越来越普遍存在，仅美国电子工业每年因静电造成的损失达几百亿美元，因此静电破坏已成为电子工业的隐形杀手，是电子工业普遍存在的“硬病毒”，在某个时刻内外因条件具备时就要发作。

静电破坏具有隐蔽性，潜在性，随机性和复杂性。人体不能直接感知静电除非发生静电放电，但是发生静电放电人体也不一定能有电击的感觉，这是因为人体感知的静电放电电压为2～3V，所以静电具有隐蔽性；有些电子元器件受到静电损伤后的性能没有明显的下降，但多次累加放电会给器件造成内伤而形成隐患。因此静电对器件的损伤具有潜在性；从一个元件产生以后，一直到它损坏以前，所有的过程都受到静电的威胁，而这些静电的产生也具有随机性，其损坏也具有随机性；静电放电损伤的失效分析工作，因电子产品的精、细、微小的结构特点而费时、费事、费钱，要求较高的技术往往需要使用扫描电镜等高精密仪器。即使如此，有些静电损伤现象也难以与其他原因造成的损伤加以区别，使人误把静电损伤失效当作其他失效。这在对静电放电损害未充分认识之前，常常归因于早期失效或情况不明的失效，从而不自觉地掩盖了失效的真正原因；所以静电对电子器件损伤的分析具有复杂性。

静电放电现象的模式通常分为四种：HBM(人体放电模式)，MM(机器放电模式)，CDM(组件充电放电模式)以及FIM(电场感应模式)。而最常见也是工业界产品必须通过的两种静电放电模式是HBM和MM。当发生静电放电时，电荷通常从芯片的一只引脚流入而从另一只引脚流出，此时静电电荷产生的电流通常高达几个安培，在电荷输入引脚产生的电压高达几伏甚至几十伏。如果较大的ESD电流流入内部芯片则会造成内部芯片的损坏，同时，在输入引脚产生的高压也会造成内部器件发生栅氧击穿现象，从而导致电路失效。因此，为了防止内部芯片遭受ESD损伤，对芯片的每个引脚都要进行有效的ESD防护，对ESD电流进行泄放。

在集成电路的正常工作状态下，静电放电保护器件是处于关闭的状态，不会影响输入输出引脚上的电位；而在外部静电灌入集成电路而产生瞬间的高电压的时候，这个器件会开启导通，迅速的排放掉静电电流。

ESD静电因为时间短，能量大，往往对电路产生瞬间的冲击导致电路中各器件的损坏，这就要求ESD防护结构不但要有很好的电流泄放能，而且对于ESD静电有一种较快的反应速度。

电路保护元件的选择根据所要保护的布线情况、可用的电路板空间以及被保护电路的电特性来决定。因为利用先进工艺技术制造的IC电路里氧化层比较薄，栅极氧化层更易受到损害；而且一些采用深亚微米工艺和甚精细线宽布线的复杂半导体功能电路，对电路瞬变过程的影响更加敏感，这将导致上述问题加重。因此要求保护器件必须具备低箝位电压以提供有效的ESD保护；而且响应时间足够短以满足高速数据线路的要求；封装集成度高以适用便携设备印制电路板面积紧张的情况；同时还要保证多次ESD过程后不会劣化以保证高档设备应有的品质。

目前ESD现象越来越受到各大公司的重视，发展比较迅速。如图1所示，ESD防护器件的电流电压特性有如下指标：触发电压和触发电流(Vt1，It1)，维持电压和维持电流(Vh，Ih)，失效电压和失效电流(Vt2，It2)。图1中VDD表示集成电路电源工作电压，BVox表示集成电路内部器件能够承受的电压极限，VDD到BVox之间的区域称为ESD设计窗口，失效电流It2的大小可以用来衡量ESD器件的鲁棒性，在ESD设计过程中必须要将触发电压Vt1和维持电压Vh控制在ESD设计窗口内，如图1中A所示，如果ESD器件的电流电压特性曲线(IV曲线)超出BVox，如图1中B所示的Vt1，即Vt1超过了被保护电路承受的电压极限，会烧坏内部电路，如果ESD器件的电流电压特性曲线(IV曲线)低于VDD，如图1中C所示的Vh，即Vh低于集成电路正常工作的电源电压，会发生闩锁效应，影响电路正常工作。