[发明专利]微线程存储器

权利要求书

1.一种存储器器件，包括：

至少一个行解码器；

多个列解码器；

多个存储器单元阵列，每个存储器单元阵列由唯一的行解码器和列解码器组合来服务；

数据路径电路，用以将来自所述多个存储器单元阵列的数据输出至适于耦合至外部信号路径的接口；

其中在对所述多个存储器单元阵列中被选择的一个存储器单元阵列中的存储单元的打开行的相继存取之间，必须经过包括最小数目时钟周期的最小时间间隔；

其中所述数据路径电路用以在第一时间间隔的相应部分期间，响应于相应的列地址而输出来自所述多个存储器单元阵列的第一存储器单元阵列的第一数据和来自所述多个存储器单元阵列的第二存储器单元阵列的第二数据；以及

其中所述第一时间间隔的每个相应部分小于所述最小时间间隔，并且所述第一数据和第二数据被接连地输出。

2.根据权利要求1所述的存储器器件，其中：

一个或多个位线将所述多个存储器单元阵列中的所述第一存储器单元阵列与所述接口耦合；

一个或多个位线将所述多个存储器单元阵列中的所述第二存储器单元阵列与所述接口耦合；

所述存储器器件还包括缓存器，其可操作地将所述多个存储器单元阵列中的所述第二存储器单元阵列与所述接口耦合，所述缓存器用以延迟所述第二数据的输出。

3.根据权利要求2所述的存储器器件，其中所述第一数据和所述第二数据从所述多个存储器单元阵列中相应的所述第一存储器单元阵列和所述第二存储器单元阵列被获取，其中从所述多个存储器单元阵列中的所述第一存储器单元阵列获取所述第一数据与从所述多个存储器单元阵列中的所述第二存储器单元阵列获取所述第二数据在时间上至少部分地重叠，并且其中所述缓存器用以将所述第二数据向所述接口的输出延迟到与所述第一数据向所述接口的输出互斥的时间。

4.根据权利要求3所述的存储器器件，其中所述接口包括多个信号发送接点，并且其中所述第一数据和所述第二数据每个被输出到所述多个信号发送接点的相应真子集。

5.根据权利要求2所述的存储器器件，其中所述数据路径电路还包括多路复用器，用以将所述第一数据和所述第二数据输出到所述接口，其中所述多路复用器经由一个或多个相应位线的相应集合而耦合至所述多个存储器单元阵列中的所述第一存储器单元阵列和所述第二存储器单元阵列的每一个，并且其中所述多路复用器用以在互斥的时间将所述多个存储器单元阵列中的所述第一存储器单元阵列的相应集合耦合至所述接口并且将所述多个存储器单元阵列中的所述第二存储器单元阵列的相应集合耦合至所述接口。

6.根据权利要求1所述的存储器器件，其中所述多个存储器单元阵列中的每个存储器单元阵列包括存储单元的存储体，并且其中所述第一数据和所述第二数据与所述存储体中相应的第一存储体和第二存储体中的独立行地址和独立列地址相关联。

7.根据权利要求6所述的存储器器件，其中所述第一数据和所述第二数据与相应的所述第一存储体和所述第二存储体中的独立行激活命令相关联。

8.根据权利要求6所述的存储器器件，其中所述第一数据和所述第二数据与相应的所述第一存储体和所述第二存储体中的独立列存取命令相关联。

9.根据权利要求1所述的存储器器件，其中所述多个存储器单元阵列包括存储器单元的至少两个子存储体，其中所述存储器器件还包括请求接口，用以接收与单个行存取命令相关联的两个列地址，以及用以将所述两个列地址的每一个引向各自由不同的列解码器服务的相应子存储体，并且其中作为响应而从所述相应子存储体的每一个获取的数据将被输出到互斥的信号发送接点。

10.根据权利要求1所述的存储器器件，其中所述多个存储器单元阵列中的每个存储器单元阵列包括动态随机存取存储器单元的阵列。

11.根据权利要求1所述的存储器器件，其中所述数据路径电路还包括至少一个数据串行器，用以将用于所述多个存储器单元阵列中的所述第一存储器单元阵列和所述第二存储器单元阵列的一个或多个位线的集合耦合至所述接口，并且其中所述接口承载数据速率高于相应位线的数据。