[发明专利]微线程存储器

说明书

相关申请引用

本申请是国际申请日为2005年11月23日、国际申请号为PCT/US2005/042722、于2007年6月29日进入中国国家阶段、中国申请号为200580045523.7的发明专利的分案申请。

技术领域

本发明主要地涉及存储器系统及其部件。

背景技术

虽然动态随机存取存储器(DRAM)保持为作为广泛类别的计算和消费者电子应用之选择的存储器，但是DRAM核存取时间没有随着存储器带宽需求而升级。例如，在同一存储体(bank)中不同存储行的激活之间的最小时间t_RC就主导核技术而言保持在40纳秒附近；对于在吉赫兹频率操作的处理器是实质性存取时间惩罚。其它核存取时间，比如在多存储体阵列的不同存储体中行的激活之间的最小时间t_RR以及在同一行中列存取操作(即在指定列地址处的读或者写操作)之间的最小时间t_CC，也已经怠于改进。

设计者已经通过多种架构和系统级开发来解决核定时限制，这些开发着力于增加每次行激活的列存取操作(例如分页、多存储体阵列、预取操作)的数目以及最大化在各列存取中传送的数据量。具体而言，信号发送速率的进步已经可以实现在每一列存取中传送逐渐更大量的数据，由此增加了峰值存储器带宽。然而，由于信号发送速率更深入地进展到吉赫兹范围中并且对应的核存取时间保持相对恒定，所以列事务颗粒度即每一列存取所传送的数据量，被迫向上升级并且逼近DRAM本身内信号路径所强加的限制。另外，在某些类别的数据处理应用如图形应用中的趋势是常常在分散的存储器位置中存储的更小数据对象(例如3D场景的三角形片段)。在这样的应用中，为了增加列事务颗粒度而消耗的附加功率和资源会由于许多读取的数据可能不被使用而仅提供有限的有效存储器带宽增长。

附图说明

在说明书附图的各图中通过示例的方式而不以限制的方式来图示本发明，在附图中相似的标号指代相似的单元，其中：

图1图示了用以实现减少的列事务颗粒度的数据传送间隔和数据传送路径的分割；

图2图示了可以在其中执行微线程列操作的存储器器件的实施例；

图3图示了可以在图2的存储器器件内使用的子存储体、列解码器和数据接口的更具体实施例；

图4图示了在图2的存储器器件100内的单线程操作模式；

图5图示了可以在图2的存储器器件内用来实现单线程和微线程存储器事务的请求接口的实施例；

图6图示了当图2的存储器器件在单线程模式下操作时图5的请求解码器的行和列选通信号确立的示例性定时；

图7和图8图示了存储器器件以及当在微线程模式下操作时可以在该存储器器件中执行的微线程存储器事务的示例性序列；

图9图示了图5的请求解码器的寄存器选通信号确立的示例性定时；

图10图示了可以在图2的存储器器件的可选实施例中执行的示例性链路交错的微线程存储器事务；

图11图示了可以在其它存储器器件实施例中使用的可选链路交错的数据传送模式；

图12A和图12B图示了示例性数据路径接口以及可以用来支持图8和图10中所示时间交错和链路交错的数据传送的示例性数据路径接口；

图13和图14图示了存储器器件以及当在可选微线程模式下操作时可以在存储器器件中执行的微线程存储器事务的示例性序列；

图15图示了可以在图2的存储器器件100内用来实现参照图13和图14描述的微线程存储器事务的请求接口的实施例；

图16和图17图示了存储器器件以及微线程存储器操作的示例性序列，其中使用分离的行地址和列地址来在单个t_CC间隔内存取存储器器件的四个存储体象限中各存储体象限的子存储体；

图18图示了可以在图16的存储器器件内包括的请求接口的实施例；

图19图示了图18的请求解码器的控制信号确立的示例性定时；

图20A和图20B图示了示例性行请求格式；

图21A和图21B图示了示例性列请求格式；