[发明专利]具有掩埋位线的半导体器件及其制造方法

说明书

相关申请的交叉引用

本申请要求2011年7月4日提交的申请号为10-2011-0066095的韩国专利申请的优先权，本文通过引用包括该申请的全部内容。

技术领域

本发明的示例性实施例涉及制造半导体器件的技术，更具体而言，涉及一种具有掩埋位线的半导体器件及其制造方法。

背景技术

为了增加在芯片上的存储器单元的数量，可以缩小图案。由于图案缩小，用于掩模工艺的掩模也可以具有更小的尺寸。因此，40nm以下半导体器件可以采用ArF光刻胶(PR)层。然而，当期望更小图案时，ArF PR层可能不适用于更小图案应用。

因此，半导体器件，例如DRAM存储器件可以使用3维单元形成技术。

如果使半导体器件进一步小型化，则具有平面沟道的晶体管在漏电流、导通电流及短沟道效应方面具有物理极限。因此，难以使半导体器件进一步小型化。然而，使用垂直沟道的晶体管(以下，称为垂直沟道晶体管)可以使半导体器件进一步小型化。

垂直沟道晶体管包括在衬底之上垂直延伸的有源区、形成在有源区侧壁上的栅电极(称为垂直栅(VG))和形成在有源区之上和之下的结。垂直栅被设置为有源区的中心。在这种垂直沟道晶体管中，垂直栅垂直地形成沟道。下结与掩埋位线(BBL)耦接。

图1示出了现有半导体器件。

参照图1，在衬底11上形成由沟槽12隔离的多个本体13。本体13对应于有源区并从衬底11的表面垂直地延伸。在本体13上形成硬掩模层14。在每个本体13的一个侧壁上形成结16。在本体13的两个侧壁上形成电介质层15。选择性地去除电介质层15的一部分，以形成开放部分，开放部分暴露出结16。掩埋位线18经由开放部分与结16电耦接并部分地填充沟槽12。形成阻挡层17，以防止掩埋位线18与结16之间的扩散。

在图1的现有半导体器件中，掩埋位线18由金属层形成，以降低电阻。为了在结16与掩埋位线18之间形成接触，制造工艺包括用于暴露出本体13一个侧壁的侧接触工艺(side contact process)。侧接触工艺称为一侧接触(OSC)工艺。

当使用金属层作为掩埋位线18时，可以形成欧姆接触，以降低与结16的接触电阻，结16由单晶硅形成。

欧姆接触19可以由硅化物层形成。

然而，在这种情况下，通过伴随硅化工艺(silicide process)的热工艺引起硅化物凝聚(silicide agglomeration)。这种硅化物凝聚可能导致结16的损失，并且结泄漏升高。

发明内容

本发明的一个实施例针对一种能够防止因硅化物凝聚导致的结的损失以及结泄漏的半导体存储器件，以及其制造方法。

根据本发明的一个实施例，半导体器件包括：有源本体，所述有源本体具有在横向上彼此面对的两个侧壁；结，所述结形成在两个侧壁中的一个侧壁中；电介质层，所述电介质层具有暴露出结的开放部分并覆盖有源本体；结延伸部分，所述结延伸部分具有填充开放部分的掩埋区；以及位线，所述位线与结延伸部分耦接。

根据本发明的另一个实施例，半导体器件包括：多个有源本体，所述多个有源本体通过多个沟槽来隔离并且具有两个侧壁；多个结，所述多个结形成在各个有源本体的侧壁中的一个侧壁上；电介质层，所述电介质层具有暴露出各个结的多个开放部分并且覆盖有源本体的两个侧壁；多个掩埋位线，所述多个掩埋位线形成在电介质层之上并且部分地填充各个沟槽；以及多个结延伸部分，所述多个结延伸部分填充各个开放部分并且形成在掩埋位线与结之间。

根据本发明的又一个实施例，半导体器件包括：多个有源本体，所述多个有源本体通过多个第一沟槽来隔离并且具有两个侧壁；多个结，所述多个结形成在各个有源本体的侧壁中的一个侧壁中；电介质层，所述电介质层具有暴露出各个结的多个开放部分并且覆盖有源本体的两个侧壁；多个掩埋位线，所述多个掩埋位线形成在电介质层之上并且部分地填充各个沟槽；多个结延伸部分，所述多个结延伸部分形成在掩埋位线与结之间并且填充各个开放部分；多个有源柱，所述多个有源柱形成在各个有源本体之上并且通过沿着与第一构槽交叉的方向的多个第二沟槽来隔离；多个垂直字线，所述多个垂直字线形成在有源柱的侧壁上并且沿着与掩埋位线交叉的方向延伸；以及多个电容器，所述多个电容器与各个有源柱的上部耦接。