[发明专利]占空比校正电路

权利要求书

1.一种占空比校正电路，包括：

时钟缓冲器，所述时钟缓冲器被配置成缓冲输入时钟并生成缓冲器时钟；

摆幅电平转换模块，所述摆幅电平转换模块被配置成响应于所述缓冲器时钟的电压电平而生成转变到同步电压的电平和电源电压的电平的内部时钟；

占空比控制模块，所述占空比控制模块被配置成利用所述内部时钟的高脉冲宽度和低脉冲宽度来生成占空比信息和频率信息；以及

电流控制模块，所述电流控制模块被配置成响应于所述占空比信息和所述频率信息来控制所述缓冲器时钟的逻辑值转变的时间点，

其中，所述电流控制模块包括：

多个第一电流路径，所述多个第一电流路径彼此并联耦接以控制所述缓冲器时钟的逻辑值转变的时间点，

其中，流经所述多个第一电流路径的电流总量响应于所述频率信息而受控制，以及

流经所述多个第一电流路径的电流总量相对于所述频率信息的变化的变化根据频域而改变。

2.如权利要求1所述的占空比校正电路，其中，流经所述多个第一电流路径的电流的总量相对于所述频率信息的变化a的变化b具有与a的c次方成比例的值，a和b是大于0的实数，而c是大于1的实数。

3.如权利要求1所述的占空比校正电路，其中，所述多个第一电流路径中的每个包括响应于所述频率信息而受控的两个或更多个晶体管，并且所述两个或更多个晶体管具有互不相同的尺寸。

4.如权利要求3所述的占空比校正电路，其中，所述频率信息是具有多个比特的数字码，并且所述晶体管中的每个经由其栅极端子逐比特地来接收具有多个比特的数字码。

5.如权利要求4所述的占空比校正电路，其中，由具有大尺寸的晶体管的栅极端子所接收的所述数字码中的一个比特表示的频率幅度小于由具有小尺寸的晶体管的栅极端子所接收的所述数字码中的另一个比特表示的频率幅度。

6.如权利要求4所述的占空比校正电路，其中，所述晶体管包括：

第一晶体管至第三晶体管，所述第一晶体管至第三晶体管具有互不相同的尺寸，

其中，第二晶体管的尺寸大于所述第一晶体管的尺寸而小于所述第三晶体管的尺寸，以及

所述第二晶体管的尺寸与所述第一晶体管的尺寸之间的差小于所述第三晶体管的尺寸与所述第二晶体管的尺寸之间的差。

7.如权利要求6所述的占空比校正电路，其中，所述第三晶体管的尺寸与所述第二晶体管的尺寸之间的差大于所述第二晶体管的尺寸与所述第一晶体管的尺寸之间的差。

8.如权利要求7所述的占空比校正电路，其中，在所述第一晶体管至第三晶体管之中，由具有大尺寸的晶体管的栅极端子所接收的所述数字码中的一个比特表示的频率幅度小于由具有小尺寸的晶体管的栅极端子所接收的所述数字码中的另一个比特表示的频率幅度。

9.如权利要求1所述的占空比校正电路，其中，所述电流控制模块包括：

多个第二电流路径，所述多个第二电流路径与所述多个第一电流路径串联耦接，

其中，流经所述多个第二电流路径的电流总量响应于所述占空比信息而受控制。

10.如权利要求9所述的占空比校正电路，其中，所述占空比信息是具有多个比特的数字码，且所述多个第二电流路径中的每个根据所述具有多个比特的数字码的每个比特而受控制。

11.如权利要求10所述的占空比校正电路，其中，所述多个第二电流路径中的每个包括：

晶体管，所述晶体管经由其栅极端子逐比特地接收所述数字码的比特。

12.如权利要求1所述的占空比校正电路，其中，电流控制模块与所述时钟缓冲器和所述摆幅电平转换模块所耦接的节点相耦接，并且响应于所述占空比信息和所述频率信息来控制所述缓冲器时钟的电压电平。

13.如权利要求12所述的占空比校正电路，其中，所述电流控制模块包括：

彼此串联耦接在所述时钟缓冲器的输出端子与接地端子之间的第一晶体管和第二晶体管，

其中，所述第一晶体管经由其栅极端子接收所述频率信息，以及

所述第二晶体管经由其栅极端子接收所述占空比信息。