[发明专利]占空比校正电路

说明书

相关申请的交叉引用

本申请要求于2011年5月16日向韩国知识产权局提交的申请号为10-2011-0045711的韩国专利申请的优先权，其全部内容通过引用合并于此。

技术领域

本发明涉及一种半导体集成电路，更具体而言涉及一种用于校正时钟的占空比的占空比校正电路。

背景技术

一般的占空比校正电路将时钟的高脉冲宽度与低脉冲宽度进行比较，并根据比较结果校正时钟的占空比比。由于这种占空比校正电路将时钟的高脉冲宽度与低脉冲宽度进行数次比较并完成时钟占空比校正，所以完成占空比校正需要的时间长。另外，在将时钟的高脉冲宽度与低脉冲宽度进行比较、即检测时钟的占空比的一般占空比校正电路中，由于存在偏移，因此难以准确地检测时钟的占空比，并且经受占空比校正的时钟、即输入至占空比校正电路的时钟的频率范围有限。

发明内容

本文描述的是一种占空比校正电路，其中与现有技术相比，该占空比校正电路完成时钟占空比校正所需的时间短，准确地执行占空比校正，且容许占空比校正的频率范围宽。

一个实施例包括占空比校正电路，该占空比校正电路包括：时钟缓冲器，所述时钟缓冲器被配置成缓冲输入时钟并生成缓冲器时钟；摆幅电平转换模块，所述摆幅电平转换模块被配置成响应于所述缓冲器时钟的电压电平而生成转变到同步电压的电平和电源电压的电平的内部时钟；占空比控制模块，所述占空比控制模块被配置成利用所述内部时钟的高脉冲宽度和低脉冲宽度来生成占空比信息和频率信息；以及电流控制模块，所述电流控制模块被配置成响应于所述占空比信息和所述频率信息来控制所述缓冲器时钟的逻辑值转变的时间点。电流控制模块可以包括：多个第一电流路径，所述多个第一电流路径彼此并联耦接以控制所述缓冲器时钟的逻辑值转变的时间点，其中，流经所述多个第一电流路径的电流总量响应于所述频率信息而受控制，并且流经所述多个第一电流路径的电流总量相对于所述频率信息的变化的变化根据频域而改变。

另一个实施例可以包括占空比校正电路，该占空比校正电路包括：电流控制模块，所述电流控制模块被配置成接收占空比信息和频率信息，并且响应于所述占空比信息和所述频率信息来控制缓冲器时钟的逻辑值转变的时间点，其中，所述电流控制模块还包括：多个电流路径，所述多个电流路径彼此并联耦接以控制所述逻辑值转变的时间点，其中，流经所述多个第一电流路径的电流总量响应于所述频率信息而受控制，并且流经所述多个第一电流路径的电流总量相对于所述频率信息的变化的变化根据频域而改变。

附图说明

下面结合附图来描述特征、方面和实施例，其中：

图1是示意性地说明根据一个实施例的占空比校正电路的配置图；

图2是图1的占空比控制模块的配置图；

图3是图2的检测单元的配置图；

图4是图3的码生成部的配置图；

图5是图4的第一选择延迟部分的配置图；

图6是图2的操作锁存部的配置图；

图7是图6的第一选择部分的配置图；

图8是图2的码值判定部的配置图；

图9是说明根据占空比校正电路的频率信息的占空比校正范围的曲线图，在所述占空比校正电路中，电流控制模块400的晶体管的尺寸被设置成互不相同；以及

图10是说明根据占空比校正电路的占空比信息的占空比校正量的曲线图，在所述占空比校正电路中，电流控制模块400的晶体管的尺寸被设置成互不相同。

具体实施方式

下面将参照附图结合示例性实施例来详细描述根据本发明的实施例的占空比校正电路。

如图1所示，根据一个实施例的占空比校正电路可以包括时钟缓冲器100、摆幅电平转换模块200、占空比控制模块300和电流控制模块400。

时钟缓冲器100是电流模式逻辑(CML)型缓冲器，其将输入时钟CLK_in和CLKB_in缓冲并生成缓冲器时钟CLK_buf和反相缓冲器时钟CLKB_buf。

时钟缓冲器100包括第一电阻R1和第二电阻R2以及第一至第三晶体管N1至N3。