[发明专利]制作电性正确的集成电路的方法

权利要求书

1.一种制作集成电路的方法，包括：

提供针对该集成电路的逻辑设计，该逻辑设计包含复数个元件；

通过识别具有偏离模型化性质的电性性质的布局图案以发展元件图案库，该元件图案库复包含对模型化性质的偏离的定量测量；

将该逻辑设计中的元件与元件图案库相比较；

响应该比较并考量该定量测量，以决定该元件是否是该逻辑设计中所接受的；

修改不被接受的元件；

使用该元件或修改的元件，产生实作该逻辑设计的掩膜组；

采用该掩膜组，以在半导体基板中及上实作该逻辑设计。

2.如权利要求1所述的方法，其中，该发展的步骤包含测量半导体测试装置上的电性参数、及将测量参数与由标准模型所产生的结果相比较。

3.如权利要求2所述的方法，其中，该发展的步骤复包含：

调整该测试装置的实体性质、及决定在该测量参数上的效应；以及

决定由该调整的实体性质所引发的偏离的该定量测量、及将落于特定范围内的测量参数中的结果聚集起来。

4.如权利要求3所述的方法，其中，该调整的步骤包含改变该元件的特征之间的间隔、及测量该测量参数上由该间隔的改变所引发的应力的效应。

5.如权利要求3所述的方法，其中，响应该比较的该决定的步骤包含决定落于该特定范围内的测量参数是否为该逻辑设计所接受的。

6.如权利要求2所述的方法，其中，该测量电性参数的步骤包含测量该电性参数上特征间隔的效应。

7.如权利要求2所述的方法，其中，该测量电性参数的步骤包含测量该电性参数上的半导体基板上的装置位置的效应。

8.如权利要求1所述的方法，其中，该发展库的步骤包含详细型型化及仿真与元件图案相关的电性响应。

9.如权利要求1所述的方法，其中，该产生掩膜组的步骤包含如果元件经决定会引发大于临界量的偏离的定量测量，则通过修改实体间隔以修改元件。

10.一种制作集成电路的方法，包含：

识别展现不同于模型化特性的电性特性的布局图案库；

混乱该布局图案的实体参数，以决定该模型化特性的可接受差异的范围；

建立针对该集成电路的预备设计，该预备设计包含复数个设计布局图案；

将该复数个设计布局图案与该布局图案库相比较，并且针对该复数个设计布局图案中任何类似于该布局图案库中任一者的设计布局图案，确定那个设计布局图案的差异的范围是否是在可接受的差异；

修改任何展现不可接受的差异的范围的设计布局图案的设计布局图案；

建立该集成电路的掩膜组，该掩膜组包含复数个设计布局图案，该复数个设计布局图案包含任何已经被修改的设计布局图案；以及

采用该掩膜组，以在半导体基板中及上实作该逻辑设计。

11.如权利要求10所述的方法，其中，该识别的步骤包含识别展现电性参数的应力诱发差异的布局图案。

12.如权利要求10所述的方法，其中，该混乱的步骤包含：

改变布局图案的实体界限；

测量具有改变的实体界限的该布局图案的电性特性；以及

将具有类似的电性特性的布局图案聚集起来。

13.如权利要求10所述的方法，其中，该识别的步骤包含测量测试结构布局图案上的电性特性。

14.如权利要求10所述的方法，其中，该识别的步骤包含将仿真的布局图案的电性特性予以模型化。

15.一种制作集成电路的方法，包含：

提供针对该集成电路的逻辑设计；

使用复数个标准设计元件的配置，以在预备电路布局中实作该逻辑设计；

将该复数个标准设计元件及其配置与已经决定的多层布局图案库相比较，以产生不同于模型化参数的测量电性参数；

改变符合该库的多层布局图案的第一标准设计元件或其配置，以减少与模型化参数的该差异；

将该改变应用至该复数个标准设计元件及其配置中任何类似于该第一标准设计元件或其配置的标准设计元件及其配置；

使用该复数个标准设计元件及其任何改变的该配置，以产生掩膜组；以及

采用该掩膜组，以在半导体基板中及上实作该逻辑设计。