[发明专利]制作电性正确的集成电路的方法

说明书

技术领域

本发明大致上是关于制作集成电路的方法，且尤是关于包含决定布局敏感性以用来制作电性正确的集成电路的方法。

背景技术

现代的集成电路(IC)可包含数以百万个制作在半导体基板中及上的晶体管。在作出微影掩膜以制作这种复杂装置时，电路布局在被贴上掩膜前，会先将通过各式各样的过滤、检测、及修改。理想上，该制程可导致制造(微影打印)没有瑕疵的掩膜，并导致具有电性功能的集成电路。

该布局可包含标准单元和标准装置设计、以及新的单元及装置设计，并且必需符合包含最小特征尺寸、装置元件之间的最小间隔、及类似者的严格设计规则。发展中的布局有可能通过多个仿真，许多这种仿真是耗时的。现有一些快捷方式可减少仿真时间，并因此减少费用，而不致牺牲该设计的准确性。一种用来提供大约但快速地评估布局对微影效应(其可影响变异及良率)的敏感性的方法是图案匹配。图案匹配是用来决定微影或可打印性问题。在可打印性问题中，特别排列的线及空间，无法通过微影制程，而在半导体晶圆上准确地重制。在图案匹配中，已知会引发可打印性问题的单层图案可从不同的产品布局，来加以识别。这些图案形成一库(library)，而设计者及设计工具在实作未来设计时，可避免这些图案。实务上，发展中的布局设计可由图案匹配软件，来识别该布局设计中类似于该库图案的图案。类似于库图案的图案可予以改变或取代。

虽然可成功地实作图案匹配，以避免大部分的可打印性问题，然而，图案匹配并不针对可在复杂的IC中引发电性问题的多层布局图案。因此，希望提供用来制作集成电路的方法，该集成电路是针对电性正确的布局。此外，希望提供用来制作集成电路的方法，该方法最小化设计时间，并避免电性错误区域。再者，希望提供用来制作集成电路的方法，该方法减少电性变异性，并且改良电性效能。另外，本发明的其它希望特征及特性，从接下来的详细描述及附随的权利要求书，并连同附加的图式及先前的技术领域和背景技术，会变得明显。

发明内容

揭露一种制作集成电路的方法，依据实施例，该方法包含提供针对该半导体装置的逻辑设计、以及将该逻辑设计中的元件与元件图案库相比较。该元件图案库系通过识别具有偏离模型化性质的电性性质的布局图案，来加以推衍；该库也包含对该模型化性质偏离的定量测量。响应该比较并考量该定量测量，以决定该元件是否是该逻辑设计中所接受的。产生掩膜组，以使用该元件或修改的元件(如果该元件是不可接受的)来实作该逻辑设计，并且采用该掩膜组，以在半导体基板中及上实作该逻辑设计。

依据另外实施例，提供一种制作集成电路的方法，该方法包含识别展现不同于模型化特性的电性特性的布局图案库。该布局图案的实体参数被混乱，以决定对该模型化特性的差异的范围。以包含复数个设计布局图案的预备设计，来建立针对该集成电路的该预备设计。该复数个设计布局图案与该布局图案库相比较，并且针对该复数个设计布局图案中任何类似于该布局图案库中任一者的设计布局图案，确定那个设计布局图案的差异的范围是否是在可接受的差异。修改任何展现不可接受的差异的范围的设计布局图案的设计布局图案，并建立该集成电路的掩膜组，该掩膜组包含复数个设计布局图案，该复数个设计布局图案包含任何已经被修改的设计布局图案。采用该掩膜组，以在半导体基板中及上实作该逻辑设计

依据又另一个实施例，提供一种制作集成电路的方法，该方法包含提供针对该集成电路的逻辑设计，并使用复数个标准设计元件的配置，以在预备电路布局中实作该逻辑设计。将该复数个标准设计元件及其配置与已经决定的多层布局图案库相比较，以产生不同于模型化参数的测量电性参数。改变符合该库的多层布局图案的第一标准设计元件或其配置，以减少与模型化参数的该差异。接着将该改变应用至该复数个标准设计元件及其配置中任何类似于该第一标准设计元件或其配置的标准设计元件及其配置。使用该复数个标准设计元件及其任何改变的该配置，以产生掩膜组，并采用该掩膜组，以在半导体基板中及上实作该逻辑设计。

附图说明

本发明之后要连同接下来的图式来加以描述，其中，相同的数字代表相同的元件，并且其中，

图1示意地绘示半导体装置中例示模型化问题的部分的截面图；

图2示意地绘示集成电路中例示模型化问题的部分的截面图；

图3以流程图的方式例示依据用来制作电性正确集成电路的各种实施例的方法；以及

图4绘示集成电路中例示可能的混乱动作的部分的平面视图，该混乱动作可并入至不同的测试结构中。

具体实施方式