[发明专利]制造非易失性存储器件的方法

说明书

相关申请的交叉引用

本申请要求2011年2月17日提交的韩国专利申请No.10-2011-0014211的优先权，其全部内容通过引用合并于此。

技术领域

本发明的示例性实施例涉及一种制造非易失性存储器件的方法，更具体而言，涉及一种形成用于隔离的沟槽的方法。

背景技术

图1是说明现有非易失性存储器件的已知特征的照片。

随着以更高的集成度来制造非易失性存储器件，用于栅的叠层GP具有更低的宽度，但变得更高。

叠层GP是通过在半导体衬底之上形成包括栅绝缘层、用于浮栅的导电层、以及硬掩模层的多个叠层并且随后将叠层图案化而形成的。在形成叠层之后，刻蚀半导体衬底的在叠层之间暴露的部分来形成用于隔离的沟槽。

利用干法刻蚀工艺来执行形成用于隔离的沟槽的刻蚀工艺。这里，因为在干法刻蚀工艺期间产生的副产物淤积，可能形成烟10。如果在形成沟槽之后执行用于去除烟10的清洗工艺，则要花费相对较长的时间完全去除在形成沟槽时淤积的烟10，由此增加了制造非易失性存储器件的时间。具体而言，由于用在清洗工艺中的清洗液与叠层GP之间的张力增加，叠层GP可能倾斜(参见图1的照片(A))。如果叠层GP倾斜，则非易失性存储器件的成品率降低，因为相邻的叠层GP可能互连。如果不执行清洗工艺来防止倾斜现象的产生，则可能制造出如图1的照片(B)所示那样在产生烟的部分具有缺陷的非易失性存储器件，由此降低了成品率。

发明内容

根据本发明的示例性实施例，通过经由多次干法刻蚀工艺和清洗工艺来形成用于隔离的沟槽，防止了因为烟在用于栅的叠层表面上产生副产物，并且防止了叠层倾斜。

根据本发明的一个示例性实施例的一种制造非易失性存储器件的方法，包括以下步骤：在半导体衬底之上形成栅绝缘层和第一导电层；刻蚀所述第一导电层和所述栅绝缘层以暴露所述半导体衬底的一部分；通过反复地执行干法刻蚀工艺和清洗工艺而将沟槽形成到所述半导体衬底的目标深度，所述干法刻蚀工艺用于刻蚀被暴露的所述半导体衬底，所述清洗工艺用于去除在所述干法刻蚀工艺中产生的残留物；在所述沟槽内形成隔离层；在形成有所述隔离层的整个结构的表面上形成电介质层；以及在所述电介质层上形成第二导电层。

根据本发明的另一个示例性实施例的一种制造非易失性存储器件的方法，包括以下步骤：在半导体衬底上形成栅绝缘层和第一导电层；刻蚀所述第一导电层和所述栅绝缘层以暴露所述半导体衬底的一部分；通过反复地执行初步干法刻蚀工艺和湿法清洗工艺来形成具有比目标深度更浅的第一深度的沟槽，所述初步干法刻蚀工艺用于刻蚀被暴露的所述半导体衬底，所述湿法清洗工艺用于去除在所述初步干法刻蚀工艺中产生的残留物；对所述沟槽执行第二干法刻蚀工艺以具有所述目标深度；执行用于去除在所述第二干法刻蚀工艺中产生的残留物的干法清洗工艺；在所述沟槽内形成隔离层；在形成有所述隔离层的整个结构的表面上形成电介质层；以及在所述电介质层上形成第二导电层。

根据本发明的又一个示例性实施例的一种制造非易失性存储器件的方法，包括以下步骤：在半导体衬底之上形成叠层；在所述叠层上形成掩模图案；反复进行干法刻蚀工艺和湿法清洗工艺以将在所述掩模图案之间暴露的所述叠层刻蚀到第一深度；以及通过在所述叠层被刻蚀到所述第一深度时执行干法刻蚀工艺而将要刻蚀到目标深度的所述叠层图案化。

附图说明

图1是说明现有非易失性存储器件的已知特征的照片；以及

图2A至2L是说明根据本发明的制造非易失性存储器件的方法的截面图。

具体实施方式

在下文中，将参照附图详细描述本公开的一些示例性实施例。提供这些附图是为了使本领域技术人员能够根据本发明的示例性实施例来实施和使用本发明。

图2A至2L是说明根据本发明的制造非易失性存储器件的方法的截面图。