[发明专利]侦测时脉信号之间峰值相位误差的方法及装置

说明书

本申请是申请日为2010年4月15日、申请号为201010149755.X、发明名称为“侦测时脉信号之间峰值相位误差的方法及装置”的申请的分案申请。

技术领域

本发明有关于时脉同步以及时脉域交叉(clock domain crossing)，特别是有关于测量提供给不同时脉域的时脉信号之间的峰值相位误差。

背景技术

集成电路设计随着电路集成化程度的提高而持续演进。不同的时脉频率用于最大化不同电路功能的电路效益。例如典型的微处理器针对不同时脉域的不同电路具有不同的时脉频率，比如微处理器时脉以及输入/输出时脉、核心时脉、总线时脉、四倍频(quad-pumped)时脉等等。不同时脉域之间的信息必须成功地传输以使芯片正常运行。当具有第一频率的第一时脉所驱动的第一时脉域的电路所产生的数据或信息被传输到不同频率的第二时脉所驱动的第二时脉域的电路，或者当具有第一频率的第一时脉所驱动的第一时脉域的电路所产生的数据或信息被不同频率的第二时脉所驱动的第二时脉域的电路所截取(capture)时，会发生时脉域交叉。在很多实施例中，不同的时脉频率来自共同的参考时脉。本领域技术人员可了解到，多个锁相回路电路(multiple phase-locked loop，PLL)基于各自的时脉乘数(clock multipliers)乘以参考时脉的频率以产生想要的时脉信号。理想上每一锁相回路电路在可接受容许范围内产生同步于参考电路的较高频率时脉信号。只要时脉同步于可接受容许范围内，例如，在较快的时脉信号的一半周期内，不同时脉域下的电路之间的数据与信息可以成功地传输。

然而，临界的(malginal)、甚至是不适当的PLL电路设计都可能危及成功时脉域交叉而引起运行故障。并且，虽然设计适当的PLL电路可能大部分情况下运行正常，而在电路变异以及某些环境情况，例如电压、温度、速度、输入抖动(jitter)等等可能造成不正常运行或电路故障。因此，有必要测量来自共同参考时脉信号的不同时脉信号之间的峰值相位误差。测试期间测量的相位误差可以找出潜在的问题以及进行电路调整以解决潜在时间问题而达到想要的性能以及运行。举例来说，PLL电路可能调整到最小化相位误差以及针对特定环境状况及变异以确保正常运行。

发明内容

本发明提供一种峰值相位误差侦测电路，包括相位误差逻辑电路以及延迟及暂存逻辑电路。相位误差逻辑电路提供相位差异脉冲信号，相位差异脉冲信号包含至少一差异脉冲，该至少一差异脉冲指示一时脉信号对的选择边缘之间的时差(timing difference)。延迟及暂存逻辑电路接收相位差异脉冲信号以及提供表示该时脉信号对之间的峰值相位误差的峰值相位误差值。延迟及暂存逻辑电路可能包括延迟线，延迟线包括串联耦接的多个延迟单元以及多个接头。每一接头提供对应延迟单元的输出状态。暂存逻辑电路对应差异脉冲的持续时间暂存或闩锁每一接头的状态。每一延迟位维持设定直到被重置，所以最长的相位差异脉冲信号被暂存以提供此峰值相位误差。

本发明提供一种集成电路，包括提供多个时脉信号的多个时脉电路，以及峰值相位误差侦测电路。峰值相位误差侦测电路包含相位误差逻辑电路、延迟及暂存逻辑电路以及控制逻辑电路。相位误差逻辑电路接收选择的时脉信号对以及提供相位差异脉冲信号，相位差异脉冲信号包括一差异脉冲，该差异脉冲指示选择的时脉信号对之间的时差。延迟及暂存逻辑电路接收相位差异脉冲信号以及并提供峰值相位误差值，峰值相位误差值表示选择的时脉信号对之间的峰值相位误差。控制逻辑电路自多个时脉信号之间选择该对时脉信号。

本发明提供一种侦测时脉信号之间的峰值相位误差的方法，包括于选择的时脉边缘逻辑地比较一对时脉信号，以及提供对应的多个相位差异脉冲信号，提供上述相位差异脉冲信号至具有多个接头的延迟线，根据每一相位差异脉冲信号的每一持续时间，暂存上述多个接头的每一个的状态以提供对应的延迟位，每一延迟位维持设定直到被清除，以及转换上述多个延迟位为峰值相位误差值。

本发明能够测量提供给不同时脉域的时脉信号之间的峰值相位误差。

附图说明

图1为根据本发明的一实施例的集成电路装置的简化框图；

图2是图1的峰值相位误差侦测电路的具体实施例的框图；

图3是图2的相位误差逻辑电路的具体实施例的电路图；

图4是本发明中耦接至图2暂存逻辑电路的延迟线的电路图；

图5为本发明中图4的暂存器的电路图；以及