[发明专利]一种串行接口快闪存储器及时钟倍频电路

权利要求书

1.一种串行接口快闪存储器，其特征在于，包括：

选择电路，用于在所述时钟信号和倍频的时钟中选择一路作为本串行接口快闪存储器的时钟信号；

时钟倍频电路，包括：

延时模块，用于接收时钟信号，延时后输出第一延时信号；

异或模块，用于对所述时钟信号和所述第一延时信号进行异或，得到倍频的时钟信号；

控制模块，用于判断所述第一延时信号相对于时钟信号的延时时长是否小于所述时钟信号脉冲宽度的一半，如果是则增大所述延时模块的延时时长，如果不是则减少所述延时模块的延时时长。

2.如权利要求1所述的串行接口快闪存储器，其特征在于，所述延时模块包括：

第一延时模块，用于接收时钟信号，延时第一时间长度后输出第一延时信号；

第二延时模块，用于接收第一延时信号，延时第二时间长度后输出第二延时信号；所述第二时间长度等于所述第一时间长度；

所述第一、第二延时模块分别包括串联的主延时单元和多个辅助延时单元；

所述控制模块判断所述第一延时信号相对于时钟信号的延时时长是否小于所述时钟信号脉冲宽度的一半是指：

所述控制模块用所述时钟信号的下降沿采样所述第二延时信号，如果为1则确定所述第一延时信号相对于时钟信号的延时时长小于所述时钟信号脉冲宽度的一半；如果为0则确定所述第一延时信号相对于时钟信号的延时时长不小于所述时钟信号脉冲宽度的一半。

3.如权利要求2所述的串行接口快闪存储器，其特征在于：

所述控制模块还用于在上电后分别无效第一、第二延时模块中部分辅助延时单元；

所述控制模块增大所述延时模块的延时时长是指分别多使能第一、第二延时模块中一个辅助延时单元；所述控制模块减少所述延时模块的延时时长是指分别多无效第一、第二延时模块中一个辅助延时单元。

4.如权利要求3所述的串行接口快闪存储器，其特征在于：

所述第一、第二延时模块中各包括N个辅助延时单元，N为正整数；

所述控制模块在上电后分别无效第一、第二延时模块中部分辅助延时单元是指：

所述控制模块在上电后分别无效第一、第二延时模块中M个辅助延时单元；N为双数时，M为N/2，N为单数时，M为N/2向上或向下取整。

5.如权利要求4所述的串行接口快闪存储器，其特征在于：

所述第一、第二延时模块还各包括N个选通器件；各选通器件选通的两端分别连接在一个辅助延时单元的两端；

所述控制模块通过发送选通信号给所述选通器件的控制端，来控制所述选通器件选通的两端短路或开路，从而无效或使能所述辅助延时单元。

6.一种时钟倍频电路，其特征在于，包括：

延时模块，用于接收时钟信号，延时后输出第一延时信号；

异或模块，用于对所述时钟信号和所述第一延时信号进行异或，得到倍频的时钟信号；

控制模块，用于判断所述第一延时信号相对于时钟信号的延时时长是否小于所述时钟信号脉冲宽度的一半，如果是则增大所述延时模块的延时时长，如果不是则减少所述延时模块的延时时长。

7.如权利要求6所述的时钟倍频电路，其特征在于，所述延时模块包括：

第一延时模块，用于接收时钟信号，延时第一时间长度后输出第一延时信号；

第二延时模块，用于接收第一延时信号，延时第二时间长度后输出第二延时信号；所述第二时间长度等于所述第一时间长度；

所述第一、第二延时模块分别包括串联的主延时单元和多个辅助延时单元；

所述控制模块判断所述第一延时信号相对于时钟信号的延时时长是否小于所述时钟信号脉冲宽度的一半是指：

所述控制模块用所述时钟信号的下降沿采样所述第二延时信号，如果为1则确定所述第一延时信号相对于时钟信号的延时时长小于所述时钟信号脉冲宽度的一半；如果为0则确定所述第一延时信号相对于时钟信号的延时时长不小于所述时钟信号脉冲宽度的一半。

8.如权利要求7所述的时钟倍频电路，其特征在于：

所述控制模块还用于在上电后分别无效第一、第二延时模块中部分辅助延时单元；

所述控制模块增大所述延时模块的延时时长是指分别多使能第一、第二延时模块中一个辅助延时单元；所述控制模块减少所述延时模块的延时时长是指分别多无效第一、第二延时模块中一个辅助延时单元。