[发明专利]一种串行接口快闪存储器及时钟倍频电路

说明书

技术领域

本发明涉及电路领域，尤其涉及一种串行接口快闪存储器及时钟倍频电路。

背景技术

串行接口快闪存储器(SPI FLASH)是一种广泛应用的FLASH存储器。

如图1所示，SPI FLASH采用串行的数据输入/输出方式，主要基于单倍传输速率(SDR)接口模式。由于所有的指令，地址和数据(比如图1中所示的时钟信号CLK、输入数据DI、输出数据DO及信号WP#、HOLD#、CS#)都是串行地输入/输出，因此传输速率慢成为SPI FLASH的最大缺点。其中CLK、DI和DO的时序图如图2所示。

加快时钟频率能提高SPI FLASH的数据传输速率。但是过快的时钟会急剧加大系统设计的难度，导致系统的抗噪声能力和稳定性变差。

现有的一种提高快闪存储器数据传输速率的解决方案是：时钟转换电路对外部时钟的上升沿和下降沿进行采样，并将采样结果作为内部时钟信号输出，从而实现了两倍于外部时钟频率的数据传输速率。另外，通过与端口复用等技术结合，还可以进一步提高串行接口快闪存储器的数据传输速率。

不足是延时电路产生的延时会随着工艺/电源电压/温度的变化而变化，这种变化幅度能达到+/-40％。延时变化范围太大，导致ACCESS TIME变化范围太大，系统无法得到比较稳定的采样窗口，导致采样失败。

双倍传输速率(DDR)接口能在相同的时钟频率下，实现双倍的数据传输速度，应用于SPI FLASH能带来大幅度的性能提升。但由于DDR和SDR接口方式不同，往往互不兼容，需要对SPI FLASH的控制器和接口电路等众多模块进行重新设计。

发明内容

本发明要解决的技术问题是如何使快闪存储器兼容SDR和DDR两种数据传输模式。

为了解决上述问题，本发明提供了一种串行接口快闪存储器，包括：

选择电路，用于在所述时钟信号和倍频的时钟中选择一路作为本串行接口快闪存储器的时钟信号；

时钟倍频电路，包括：

延时模块，用于接收时钟信号，延时后输出第一延时信号；

异或模块，用于对所述时钟信号和所述第一延时信号进行异或，得到倍频的时钟信号；

控制模块，用于判断所述第一延时信号相对于时钟信号的延时时长是否小于所述时钟信号脉冲宽度的一半，如果是则增大所述延时模块的延时时长，如果不是则减少所述延时模块的延时时长。

进一步地，所述延时模块包括：

第一延时模块，用于接收时钟信号，延时第一时间长度后输出第一延时信号；

第二延时模块，用于接收第一延时信号，延时第二时间长度后输出第二延时信号；所述第二时间长度等于所述第一时间长度；

所述第一、第二延时模块分别包括串联的主延时单元和多个辅助延时单元；

所述控制模块判断所述第一延时信号相对于时钟信号的延时时长是否小于所述时钟信号脉冲宽度的一半是指：

所述控制模块用所述时钟信号的下降沿采样所述第二延时信号，如果为1则确定所述第一延时信号相对于时钟信号的延时时长小于所述时钟信号脉冲宽度的一半；如果为0则确定所述第一延时信号相对于时钟信号的延时时长不小于所述时钟信号脉冲宽度的一半。

进一步地，所述控制模块还用于在上电后分别无效第一、第二延时模块中部分辅助延时单元；

所述控制模块增大所述延时模块的延时时长是指分别多使能第一、第二延时模块中一个辅助延时单元；所述控制模块减少所述延时模块的延时时长是指分别多无效第一、第二延时模块中一个辅助延时单元。

进一步地，所述第一、第二延时模块中各包括N个辅助延时单元，N为正整数；

所述控制模块在上电后分别无效第一、第二延时模块中部分辅助延时单元是指：

所述控制模块在上电后分别无效第一、第二延时模块中M个辅助延时单元；N为双数时，M为N/2，N为单数时，M为N/2向上或向下取整。

进一步地，所述第一、第二延时模块还各包括N个选通器件；各选通器件选通的两端分别连接在一个辅助延时单元的两端；

所述控制模块通过发送选通信号给所述选通器件的控制端，来控制所述选通器件选通的两端短路或开路，从而无效或使能所述辅助延时单元。

本发明还提供了一种时钟倍频电路，包括：

延时模块，用于接收时钟信号，延时后输出第一延时信号；

异或模块，用于对所述时钟信号和所述第一延时信号进行异或，得到倍频的时钟信号；