[发明专利]RC触发ESD保护器件

说明书

技术领域

本发明涉及半导体领域，更具体地，本发明涉及一种RC触发ESD保护器件。

背景技术

静电放电(ESD)为由于静电电荷的积聚在两个物体之间的流动的快速放电。因为快速放电可能产生相对较大电流，所以ESD可能破坏半导体器件。为了减少由于ESD所导致的半导体故障，开发了ESD保护电路，从而提供了电流放电路径。当发生ESD事件时，会通过放电路径传导放电电流，而没有流经要保护的放电电路。

在半导体技术中，广泛地使用电阻电容(RC)触发ESD保护电路。RC触发ESD保护电路可以包括：放电晶体管、驱动器、以及ESD尖峰信号检测电路。ESD尖峰检测电路可以包括：串联连接的电阻元件和电容元件，从而形成RC检测电路。将在电阻元件和电容元件之间的节点经由驱动器连接至放电晶体管的栅极。选择通过电阻元件和电容元件所形成的时间常数，从而使得当ESD保护器件在正常的上电模式下运行时，放电晶体管截止。另一方面，当在连接ESD保护电路的电源总线上出现ESD尖峰信号时，放电晶体管导通。导通的放电晶体管可以提供从电源总线至地线的ESD电流的旁路，从而将电源总线的电压箝位在低于内部电路规定的最大额定电压的电平，进而有助于防止较大的电压尖峰信号损害要保护的内部电路。

为了实现鲁棒ESD保护并且避免误触发，在ESD电压尖峰信号的上升时间和正常上电的上升时间之间选择触发电路的RC时间常数。当没有正确设置RC时间常数时，放电晶体管在正常上电条件期间导通。因此，可能会产生泄漏电流。

功耗已经成为半导体集成电路的重要性能指标。来自ESD保护电路的泄漏电流可能导致不必要的功耗。通过采用低泄漏电流ESD保护电路，可以改善半导体芯片的总功耗。

发明内容

为了解决现有技术中所存在的问题，根据本发明的一个方面，提供了一种器件，包括：本征n型金属氧化物半导体(NMOS)晶体管，连接在第一电压电势和电容器的第一端之间；电阻元件，连接在所述第一电压电势和所述电容器的第一端之间；以及所述电容器，具有连接至第二电压电势的第二端。

在该器件中，所述电容器通过并联连接的多个金属氧化物半导体(MOS)电容器形成。

在该器件中，所述电阻元件包括串联连接的多个p型金属氧化物半导体(PMOS)晶体管，所述多个p型金属氧化物半导体晶体管中的每一个都具有连接至所述第二电压电势的栅极。

在该器件中，进一步包括：电阻器，连接在所述多个PMOS晶体管的栅极和所述第二电压电势之间。

在该器件中，所述电阻元件包括串联连接的多个NMOS晶体管，所述多个NMOS晶体管中的每一个都具有连接至所述第一电压电势的栅极。

在该器件中，进一步包括：电阻器，连接在所述多个NMOS晶体管的栅极和所述第一电压电势之间。

在该器件中，所述本征NMOS晶体管包括并联连接或串联连接的多个本征NMOS晶体管。

根据本发明的另一方面，提供了一种系统，包括：放电晶体管，连接在第一电压电势和第二电压电势之间；驱动电路，生成提供到所述放电晶体管的栅极端的输出信号；以及触发器件，具有连接至所述驱动电路的输出端，包括：本征n型金属氧化物半导体(NMOS)晶体管，连接在所述第一电压电势和电容器的第一端之间；电阻元件，连接在所述第一电压电势和所述电容器的第一端之间；以及所述电容器，具有连接至所述第二电压电势的第二端。

在该系统中，所述放电晶体管包括并联连接的多个NMOS晶体管。

在该系统中，所述驱动电路包括串联连接的奇数个反相器。

在该系统中，所述放电晶体管包括并联连接的多个p型金属氧化物半导体(PMOS)晶体管。

在该系统中，所述驱动电路包括串联连接的偶数个反相器。

在该系统中，所述驱动电路为反相器，所述反相器包括：PMOS晶体管，具有连接至所述第一电压电势的源极；以及NMOS晶体管，具有连接至所述PMOS晶体管的漏极的漏极，连接至所述第二电压电势的源极，以及连接至所述PMOS晶体管的栅极的栅极。

在该系统中，所述触发器件、所述驱动电路、以及所述放电晶体管被配置为使得：当静电放电(ESD)尖峰信号被施加至所述第一电压电势时，电流流过所述放电晶体管；并且当所述系统在上电模式下运行时，所述放电晶体管截止。