[发明专利]半导体结构及其形成方法

说明书

技术领域

本发明是有关于半导体结构及其形成方法，特别是有关于金属氧化物半导体及其形成方法。

背景技术

在近几十年间，半导体业界持续缩小半导体结构的尺寸，并同时改善速率、效能、密度及集成电路的单位成本。

举例来说，为了提高半导体结构例如横向双扩散金属氧化物半导体(LDMOS)或延伸漏极金属氧化物半导体(EDMOS)的击穿电压(breakdown voltage；BVdss)，一种方法是降低漏极区的掺杂浓度并增加漂移长度。然而，此方法会提高半导体结构的特定开启电阻(Ron，sp)，使得半导体结构无法得到良好权衡的Ron，sp与BVdss，以得到期望较小的灵敏值(figure of merit；FOM＝Ron，sp/BVdss)。

发明内容

本发明是有关于半导体结构及其形成方法，半导体结构的操作效能佳。

依据本发明的一个实施例，提供了一种半导体结构。半导体结构包括衬底、第一源/漏极区、第二源/漏极区、第一叠层结构与第二叠层结构。第一源/漏极区形成于衬底中。第二源/漏极区形成于衬底中。第一叠层结构位于第一源/漏极区与第二源/漏极区之间的衬底上。第一叠层结构包括第一介电层与第一导电层。第一导电层位于第一介电层上。第二叠层结构位于第一叠层结构上。第二叠层结构包括第二介电层与第二导电层。第二导电层位于第二介电层上。

依据本发明的再一个实施例，提供了一种半导体结构的形成方法。方法包括以下步骤。形成第一源/漏极区于衬底中。形成第二源/漏极区于衬底中。形成第一介电层于第一源/漏极区与第二源/漏极区之间的衬底上，并形成第一导电层于第一介电层上，以形成第一叠层结构。形成第二介电层于第一叠层结构的第一导电层上，并形成第二导电层于第二介电层上，以形成第二叠层结构。

下文特举较佳实施例，并配合所附图式，作详细说明如下：

附图说明

图1绘示根据一实施例的半导体结构的上视图。

图2绘示根据一实施例的半导体结构的剖面图。

图3绘示根据一实施例的半导体结构的剖面图。

图4绘示根据一实施例的半导体结构的剖面图。

图5绘示根据一实施例的半导体结构的剖面图。

图6绘示根据一实施例的半导体结构的上视图。

图7绘示根据一实施例的半导体结构的剖面图。

图8绘示根据一实施例的半导体结构的上视图。

图9绘示根据一实施例的半导体结构的剖面图。

图10绘示根据一实施例的半导体结构的剖面图。

图11绘示根据一实施例的半导体结构的上视图。

图12绘示根据一实施例的半导体结构的剖面图。

【主要元件符号说明】

102：衬底

104、204、304、404、504：第一掺杂区

106、108、206、306、406、506：掺杂阱

110：第二掺杂区

112、212、512：第一源/漏极区

114、514：第二源/漏极区

116：重掺杂区

118、318、418、518：绝缘结构

120、420：第一叠层结构

122：第一介电层

124：第一导电层

126、426：第二叠层结构

128：第二介电层

130、430：第二导电层

132、434：凸出部

536：顶掺杂区

具体实施方式

第一实施例

图1绘示半导体结构的上视图。图2绘示图1中半导体结构沿AB线的剖面图。图3绘示图1中半导体结构沿CD线的剖面图。

请参照图2与图3，半导体结构包括衬底102。举例来说，衬底102可包括块硅(bulk silicon)、绝缘层上覆硅(silicon on insulator；SOI)等等。衬底102可由外延工艺或非外延工艺形成。第一掺杂区104包括掺杂阱106与掺杂阱108。掺杂阱106是利用注入步骤形成于衬底102中。掺杂阱108是利用注入步骤形成于掺杂阱106。第二掺杂区110是利用注入步骤形成于第一掺杂区104的掺杂阱106中。第一源/漏极区112是利用注入步骤形成于第一掺杂区104的掺杂阱108中。第二源/漏极区114是利用注入步骤形成于第二掺杂区110中。重掺杂区116是利用注入步骤形成于第二掺杂区110中。