[发明专利]适用于逻辑系统的线性电压调节电路

权利要求书

1.一种适用于逻辑系统的线性电压调节电路，包含：

一第一线性电压调节器，该第一线性电压调节器接收一输入电压及一第一参考电压；

一第二线性电压调节器，该第二线性电压调节器的负载驱动能力低于所述第一线性电压调节器，所述第二线性电压调节器接收所述输入电压及一第二参考电压；

单一共同输出节点，所述第一线性电压调节器的输出节点与所述第二线性电压调节器的输出节点直接连接于该共同输出节点；及

单一共同电容器，连接于所述共同输出节点与地之间。

2.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第一或所述第二线性电压调节器包含一低电压差调节器。

3.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第一参考电压或所述第二参考电压为一能隙参考电压。

4.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述逻辑系统操作于正常模式或低功率模式。

5.如权利要求4所述的适用于逻辑系统的线性电压调节电路，其中所述低功率模式为待机模式。

6.如权利要求4所述适的用于逻辑系统的线性电压调节电路，在所述低功率模式下，所述逻辑系统发出被动的致能信号将所述第一线性电压调节器予以禁能。

7.如权利要求6所述的适用于逻辑系统的线性电压调节电路，在所述正常模式下，所述逻辑系统发出主动的致能信号将所述第一线性电压调节器予以致能。

8.如权利要求7所述的适用于逻辑系统的线性电压调节电路，其中所述第一线性电压调节器包含：

一运算放大器，具有非反相输入节点及反相输入节点，其中所述反相输入节点接收所述第一参考电压；

一P型金属氧化半导体(PMOS)晶体管，该P型金属氧化半导体(PMOS)晶体管的闸极耦接至所述运算放大器的输出，其中所述PMOS晶体管的源极与汲极分别耦接于所述输入电压与所述共同输出节点之间；及

一分压器，用以产生一分电压，其中该分压器的两端分别耦接于所述共同输出节点与所述地之间，且所述分电压回授至所述非反相输入节点。

9.如权利要求8所述的适用于逻辑系统的线性电压调节电路，其中所述第一线性电压调节器还包含：

一致能晶体管，该致能晶体管源极与汲极分别耦接于所述输入电压与所述PMOS晶体管的闸极之间，其中所述致能晶体管的闸极受控于主动及被动的致能信号。

10.如权利要求9所述的适用于逻辑系统的线性电压调节电路，其中所述运算放大器还包含一致能控制节点，耦接并受控于所述被动的致能信号，用以关闭所述运算放大器。

11.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第二线性电压调节器包含：

一运算放大器，具有非反相输入节点及反相输入节点，其中该非反相输入节点接收所述第二参考电压；

一N型金属氧化半导体(NMOS)晶体管，该N型金属氧化半导体(NMOS)晶体管的闸极耦接至所述运算放大器的输出，其中所述NMOS晶体管的源极与汲极分别耦接于所述输入电压与所述共同输出节点之间；及

一分压器，用以产生一分电压，其中所述分压器的两端分别耦接于所述共同输出节点与所述地之间，且所述分电压回授至所述反相输入节点。

12.如权利要求11所述的适用于逻辑系统的线性电压调节电路，其中所述NMOS晶体管为一原生型NMOS晶体管。

13.如权利要求1所述的适用于逻辑系统的线性电压调节电路，其中所述第二线性电压调节器包含：

一运算放大器，具有非反相输入节点及反相输入节点，其中该非反相输入节点接收所述第二参考电压；

一第一NMOS晶体管及一第二NMOS晶体管互相并联，其中所述第一及所述第二NMOS晶体管的闸极耦接至所述运算放大器的输出；所述第一及所述第二NMOS晶体管的汲极耦接至所述输入电压；所述第二NMOS晶体管的源极耦接至所述共同输出节点；及

一分压器，用以产生一分电压，其中所述分压器的两端分别耦接于所述第一NMOS晶体管的源极与所述地之间，且所述分电压回授至所述反相输入节点。